JPH06216255A - リダンダンシ回路を備えた半導体装置のウェーハ検査方法 - Google Patents
リダンダンシ回路を備えた半導体装置のウェーハ検査方法Info
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- JPH06216255A JPH06216255A JP4337008A JP33700892A JPH06216255A JP H06216255 A JPH06216255 A JP H06216255A JP 4337008 A JP4337008 A JP 4337008A JP 33700892 A JP33700892 A JP 33700892A JP H06216255 A JPH06216255 A JP H06216255A
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Abstract
(57)【要約】
【目的】 リダンダンシ回路を備えた半導体装置のウェ
ーハ検査方法を提供する。 【構成】 このウェーハ検査方法は、パッドおよびリン
ク部位のパッシベーション膜を除去する段階２０１、プ
リレーザ検査段階２０２、レーザ補修段階２０３、オフ
ラインインキング方式の最終良／不良表示段階２０４か
らなる。加工−検査過程を１段階に単純化し、オフライ
ンインキング方式を採択するため、生産性の向上、品質
の向上、スループットタイムの短縮等が図られる。
ーハ検査方法を提供する。 【構成】 このウェーハ検査方法は、パッドおよびリン
ク部位のパッシベーション膜を除去する段階２０１、プ
リレーザ検査段階２０２、レーザ補修段階２０３、オフ
ラインインキング方式の最終良／不良表示段階２０４か
らなる。加工−検査過程を１段階に単純化し、オフライ
ンインキング方式を採択するため、生産性の向上、品質
の向上、スループットタイムの短縮等が図られる。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリ装置の製造
方法に係り、特にリダンダンシ回路を内蔵したＤＲＡＭ
またはＳＲＡＭ等のメモリ装置の良および不良の検査と
補修工程を簡単化して生産性を向上させるための半導体
メモリ装置のウェーハ検査方法に関する。
方法に係り、特にリダンダンシ回路を内蔵したＤＲＡＭ
またはＳＲＡＭ等のメモリ装置の良および不良の検査と
補修工程を簡単化して生産性を向上させるための半導体
メモリ装置のウェーハ検査方法に関する。
【０００２】
【従来の技術】最近、半導体メモリ装置の高集積化によ
り線幅間の距離が短くなることにより製造工程全般にか
けて工程不良が発生する可能性が増加しており、これに
よる収率減少がさらに深刻化している。従って、半導体
製造業者は工程不良による収率減少を抑制して生産性を
増大するためにウェーハ状態で各チップを検査し、小さ
い工程不良による補修可能なチップを補修して良品化す
るため、チップ内に予備回路ブロックを内蔵し、正規回
路に小さい工程不良がある場合にはこれを予備回路に置
換するリダンダンシ技術を用いている。
り線幅間の距離が短くなることにより製造工程全般にか
けて工程不良が発生する可能性が増加しており、これに
よる収率減少がさらに深刻化している。従って、半導体
製造業者は工程不良による収率減少を抑制して生産性を
増大するためにウェーハ状態で各チップを検査し、小さ
い工程不良による補修可能なチップを補修して良品化す
るため、チップ内に予備回路ブロックを内蔵し、正規回
路に小さい工程不良がある場合にはこれを予備回路に置
換するリダンダンシ技術を用いている。
【０００３】例えば、半導体メモリ回路では予備行、予
備列の予備ブロックをチップ上に集積し、正規セルアレ
イの不良ビットを含む行／列ブロックを予備行／列ブロ
ックに置換して良品化している。このようなリダンダン
シ技術は同一機能のセルが多数配置されたＤＲＡＭまた
はＳＲＡＭ等では非常に有効である。メモリ素子の不良
ビットがある不良行／列を正常的な予備行／列に置換す
るためには不良行／列を不活性化させ、予備行／列を活
性化させるためのプログラム素子とプログラム方法が要
求される。代表的に知られているリダンダンシ用プログ
ラム素子と、プログラムの方法にはポリシリコン抵抗等
から構成されたヒューズと、このヒューズを電気的に溶
断する電気ヒューズ方式と、ポリシリコンまたはポリサ
イド等から構成されたリンクと、このリンクをレーザビ
ームで直接照射して溶断するレーザビーム方式がある。
備列の予備ブロックをチップ上に集積し、正規セルアレ
イの不良ビットを含む行／列ブロックを予備行／列ブロ
ックに置換して良品化している。このようなリダンダン
シ技術は同一機能のセルが多数配置されたＤＲＡＭまた
はＳＲＡＭ等では非常に有効である。メモリ素子の不良
ビットがある不良行／列を正常的な予備行／列に置換す
るためには不良行／列を不活性化させ、予備行／列を活
性化させるためのプログラム素子とプログラム方法が要
求される。代表的に知られているリダンダンシ用プログ
ラム素子と、プログラムの方法にはポリシリコン抵抗等
から構成されたヒューズと、このヒューズを電気的に溶
断する電気ヒューズ方式と、ポリシリコンまたはポリサ
イド等から構成されたリンクと、このリンクをレーザビ
ームで直接照射して溶断するレーザビーム方式がある。
【０００４】電気ヒューズ方式はヒューズ溶断のための
大電流駆動用トランジスタ、制御回路、電流供給のため
の特別パッド等をチップ上に集積させなければならない
のでチップ上で面積を広く要し、プログラムアクセス時
間が遅延する欠点があるが、一方、検査および補修装備
が安く、ヒューズ部分が保護膜で覆われているので信頼
性が保てる利点がある。
大電流駆動用トランジスタ、制御回路、電流供給のため
の特別パッド等をチップ上に集積させなければならない
のでチップ上で面積を広く要し、プログラムアクセス時
間が遅延する欠点があるが、一方、検査および補修装備
が安く、ヒューズ部分が保護膜で覆われているので信頼
性が保てる利点がある。
【０００５】レーザビーム方式は検査および補修装備が
非常に高価なので初期コストが高く、レーザビームの安
定性と正確な位置決定のため高いスループットが要求さ
れるという欠点があるが、一方、複数のリンクをチップ
内の任意の小面積の場所に設置できるのでリダンダンシ
回路の設計が容易で、チップ面積を経済的に使用できる
利点がある。従って、最近半導体メモリの超微細化およ
び高集積化傾向によりレーザビーム方式の使用が増えて
いる。
非常に高価なので初期コストが高く、レーザビームの安
定性と正確な位置決定のため高いスループットが要求さ
れるという欠点があるが、一方、複数のリンクをチップ
内の任意の小面積の場所に設置できるのでリダンダンシ
回路の設計が容易で、チップ面積を経済的に使用できる
利点がある。従って、最近半導体メモリの超微細化およ
び高集積化傾向によりレーザビーム方式の使用が増えて
いる。
【０００６】レーザビーム方式のウェーハ検査方法は、
大きくプリレーザ検査段階と、レーザ補修段階と、最終
良／不良分流段階とからなり、素子の特性および品質を
保ちながらテスト時間を短縮するため設計および工程上
の充分なマージンがある回路を探し出して欠陥のないテ
スト項目をスキップする方式を用いている。しかし、頻
繁に変動する工程変数によりスキップ項目に対する不良
発生は後続パッケージ検査工程で収率減少を避けられな
かった。
大きくプリレーザ検査段階と、レーザ補修段階と、最終
良／不良分流段階とからなり、素子の特性および品質を
保ちながらテスト時間を短縮するため設計および工程上
の充分なマージンがある回路を探し出して欠陥のないテ
スト項目をスキップする方式を用いている。しかし、頻
繁に変動する工程変数によりスキップ項目に対する不良
発生は後続パッケージ検査工程で収率減少を避けられな
かった。
【０００７】従って、リダンダンシメモリ製品のウェー
ハ検査方法でパッケージ収率を向上させながら、最終良
／不良分類段階をスキップできる方法の出現が必須の課
題となった。
ハ検査方法でパッケージ収率を向上させながら、最終良
／不良分類段階をスキップできる方法の出現が必須の課
題となった。
【０００８】
【発明が解決しようとする課題】本発明の目的は前記の
ような従来の技術の問題点を解決するためにテスト時間
を大幅に短縮させられる半導体メモリ装置のウェーハ検
査方法を提供することにある。
ような従来の技術の問題点を解決するためにテスト時間
を大幅に短縮させられる半導体メモリ装置のウェーハ検
査方法を提供することにある。
【０００９】
【課題を解決するための手段】前記目的を達成するため
に本発明の方法は、レーザビームにより溶断されるプロ
グラム素子を含むリダンダンシ回路をチップ上の任意の
場所に備えた半導体装置のウェーハ検査方法において、
パッシベーション膜が覆われたウェーハに写真食刻工程
を通じて外部接続のためのパッドと前記プログラム素子
の上にあるパッシベーション膜を選択的に除去する段階
と、前記オープンされたパッドを通じてウェーハ上の全
てのチップを電気的にテストして各チップのうち補修可
能なチップを選別するプリレーザ検査段階と、前記各補
修可能なチップに備えられたプロゴラム素子を前記プリ
レーザ検査により得た補修情報によりレーザビームで照
射して補修するレーザ補修段階と、前記プリレーザ検査
の結果と前記レーザ補修の結果によりウェーハ当たりの
良品率が所定値未満なら補修可能なチップだけでも正し
く補修したかを検査して最終良／不良表示をし、所定値
以上なら補修検査を省略して最終良／不良表示を遂行す
る良／不良表示段階を備え、１回の加工段階と１回のテ
スト段階で工程段階を単純化したことを特徴とする。
に本発明の方法は、レーザビームにより溶断されるプロ
グラム素子を含むリダンダンシ回路をチップ上の任意の
場所に備えた半導体装置のウェーハ検査方法において、
パッシベーション膜が覆われたウェーハに写真食刻工程
を通じて外部接続のためのパッドと前記プログラム素子
の上にあるパッシベーション膜を選択的に除去する段階
と、前記オープンされたパッドを通じてウェーハ上の全
てのチップを電気的にテストして各チップのうち補修可
能なチップを選別するプリレーザ検査段階と、前記各補
修可能なチップに備えられたプロゴラム素子を前記プリ
レーザ検査により得た補修情報によりレーザビームで照
射して補修するレーザ補修段階と、前記プリレーザ検査
の結果と前記レーザ補修の結果によりウェーハ当たりの
良品率が所定値未満なら補修可能なチップだけでも正し
く補修したかを検査して最終良／不良表示をし、所定値
以上なら補修検査を省略して最終良／不良表示を遂行す
る良／不良表示段階を備え、１回の加工段階と１回のテ
スト段階で工程段階を単純化したことを特徴とする。
【００１０】
【実施例】以下、本発明に係る実施例を添付図面に従っ
て説明する。まず従来のレーザビーム方式のウェーハ検
査方法を説明する。図１〜図５を参照すると、従来の検
査方法はウェーハ上に素子形成が完了された後、約６，
０００Åの厚さのパッシベーション膜２２が全面に沈積
されたウェーハ上に通常の写真食刻工程により図２に示
したようにフォトレジストパターン２４を形成する。こ
のフォトレジストパターン２４はパッド２０とリンク１
４上のパッシベーション膜２２、例えばＰＳＧ膜を除去
するためのマスクとして用いられる。ここで、符号１０
は基板、１２は酸化膜、１６はＨＴＯ膜、１８はＰＳＧ
膜である。図３に示したようにフォトレジストパターン
２４を用いてＰＳＧ膜を選択的に除去してパッド２０を
オープンさせレーザ補修時リンク上の保護膜の厚さによ
るカッティングミスを減らすためリンク１４上のＰＳＧ
膜を除去する（１０１段階）。
て説明する。まず従来のレーザビーム方式のウェーハ検
査方法を説明する。図１〜図５を参照すると、従来の検
査方法はウェーハ上に素子形成が完了された後、約６，
０００Åの厚さのパッシベーション膜２２が全面に沈積
されたウェーハ上に通常の写真食刻工程により図２に示
したようにフォトレジストパターン２４を形成する。こ
のフォトレジストパターン２４はパッド２０とリンク１
４上のパッシベーション膜２２、例えばＰＳＧ膜を除去
するためのマスクとして用いられる。ここで、符号１０
は基板、１２は酸化膜、１６はＨＴＯ膜、１８はＰＳＧ
膜である。図３に示したようにフォトレジストパターン
２４を用いてＰＳＧ膜を選択的に除去してパッド２０を
オープンさせレーザ補修時リンク上の保護膜の厚さによ
るカッティングミスを減らすためリンク１４上のＰＳＧ
膜を除去する（１０１段階）。
【００１１】写真食刻を終えた後、ウェーハをプローブ
装備（ＥＧ２００１Ｘ）にローディングし、オープンさ
れたパッド上にプローブを接触させテスター装備（Ｑ２
／５２）を通じてプリレーザテストを遂行する。プリレ
ーザテスト結果によりウェーハ上のチップが良品なのか
不良なのかを示す図９に示したプリレーザテスト結果に
よりウェーハマップを作る（１０２段階）。
装備（ＥＧ２００１Ｘ）にローディングし、オープンさ
れたパッド上にプローブを接触させテスター装備（Ｑ２
／５２）を通じてプリレーザテストを遂行する。プリレ
ーザテスト結果によりウェーハ上のチップが良品なのか
不良なのかを示す図９に示したプリレーザテスト結果に
よりウェーハマップを作る（１０２段階）。
【００１２】プリレーザテスト後、ウェーハはレーザ補
修のためレーザ装備（９０００Ｄ）にローディングさ
れ、レーザ装置（９０００Ｄ）では伝送されたプリレー
ザテスト結果により補修可能なチップ（図９のＲで表
示）を探して所定のリンクをレーザビームで照射して溶
断させ、不良行／列は不活性化させ正常の予備行／列を
活性化させて置換させることにより良品化させる（１０
３段階）。レーザ補修が終ったウェーハは再び蒸着装備
にローディングされ全表面に約６，０００Å程度の窒化
膜３０が沈積される。この窒化膜は外部からの物理的衝
撃、湿度、温度またはその他工程進行で生じうる汚染か
ら溶断されたリンク部分を保護するためのものである。
次いで図４に示したように窒化膜３０上にパッド２０を
オープンさせるためのフォトレジストパターン３２を通
常の写真工程を通じて形成し、形成されたフォトレジス
トパターン３２を食刻マスクとして用いてパッド２０上
の窒化膜３０を除去して組立時に金属線が連結された部
位を提供するため図５に示したようにパッド２０をオー
プンさせる。
修のためレーザ装備（９０００Ｄ）にローディングさ
れ、レーザ装置（９０００Ｄ）では伝送されたプリレー
ザテスト結果により補修可能なチップ（図９のＲで表
示）を探して所定のリンクをレーザビームで照射して溶
断させ、不良行／列は不活性化させ正常の予備行／列を
活性化させて置換させることにより良品化させる（１０
３段階）。レーザ補修が終ったウェーハは再び蒸着装備
にローディングされ全表面に約６，０００Å程度の窒化
膜３０が沈積される。この窒化膜は外部からの物理的衝
撃、湿度、温度またはその他工程進行で生じうる汚染か
ら溶断されたリンク部分を保護するためのものである。
次いで図４に示したように窒化膜３０上にパッド２０を
オープンさせるためのフォトレジストパターン３２を通
常の写真工程を通じて形成し、形成されたフォトレジス
トパターン３２を食刻マスクとして用いてパッド２０上
の窒化膜３０を除去して組立時に金属線が連結された部
位を提供するため図５に示したようにパッド２０をオー
プンさせる。
【００１３】以後、ウェーハ裏面を物理的に約１００μ
ｍ程度錬磨する裏面錬磨工程（Back-Lap Process）を経
て最終良／不良検査段階（１０５段階）にウェーハは伝
達される。最終良／不良検査段階ではウェーハ上の不良
ダイだけを選別し、良品ダイだけをパッケージするため
ウェーハ上の全てのダイを走査しながら各ダイごとに自
動的にテストし、テスト結果が不良ならオンラインイン
キング方式で不良ダイに直径が２ｍｍ程度のインキング
ドットを占して不良であることを表示する。
ｍ程度錬磨する裏面錬磨工程（Back-Lap Process）を経
て最終良／不良検査段階（１０５段階）にウェーハは伝
達される。最終良／不良検査段階ではウェーハ上の不良
ダイだけを選別し、良品ダイだけをパッケージするため
ウェーハ上の全てのダイを走査しながら各ダイごとに自
動的にテストし、テスト結果が不良ならオンラインイン
キング方式で不良ダイに直径が２ｍｍ程度のインキング
ドットを占して不良であることを表示する。
【００１４】上述した従来のウェーハ検査方法は加工−
検査−加工−検査の２段階過程を経るのでちり等から汚
染される可能性が非常に高く、クリーンルーム状態を良
好に保たないと製品の品質および信頼性が落ちる問題が
ある。また、加工−検査の２段階工程を経るのでスルー
プットタイムを短くできない。また、プリレーザ結果だ
けで補修後サンプルテストを遂行して良品が９５％以上
ならスキップし、未満なら補修されたダイが正しく補修
されたかの検査なしにプリレーザ結果のウェーハマップ
をもって不良ダイにインキングするので補修されていな
いダイ数ほどパッケージ検査時収率減少が発生され、リ
ダンダンシ回路自体の欠陥またはレーザ補修時カッティ
ングミス等によるパッケージ収率減少には対処できなか
った。
検査−加工−検査の２段階過程を経るのでちり等から汚
染される可能性が非常に高く、クリーンルーム状態を良
好に保たないと製品の品質および信頼性が落ちる問題が
ある。また、加工−検査の２段階工程を経るのでスルー
プットタイムを短くできない。また、プリレーザ結果だ
けで補修後サンプルテストを遂行して良品が９５％以上
ならスキップし、未満なら補修されたダイが正しく補修
されたかの検査なしにプリレーザ結果のウェーハマップ
をもって不良ダイにインキングするので補修されていな
いダイ数ほどパッケージ検査時収率減少が発生され、リ
ダンダンシ回路自体の欠陥またはレーザ補修時カッティ
ングミス等によるパッケージ収率減少には対処できなか
った。
【００１５】これに対し、本発明では、加工−検査の１
段階で工程段階を単純化して上述した従来の技術の問題
点を改善するためのもので、図６〜図８を参照して説明
すると次のとおりである。図６を参照すると、本発明に
よるウェーハ検査方法の流れはパッドおよびリンク上の
オープン段階（２０１段階）、プリレーザ検査段階（２
０２段階）、レーザ補修段階（２０３段階）、最終良／
不良検査段階（２０４段階）からなる。パッドおよびリ
ンク上の保護膜オープン段階は図７に示したように素子
形成が完了されたウェーハ上に約６，０００Å未満の厚
さになるようにＰＳＧ膜２２と窒化膜３０を順次に沈積
し、ウェーハの裏面錬磨工程を経て窒化膜３０上に通常
の写真工程でパッドおよびリンク上の保護膜除去のため
のフォトレジストパターン３４を形成する。次いで、図
８に示したようにフォトレジストパターン３４を食刻マ
スクとして用いて窒化膜３０およびＰＳＧ膜２２を食刻
してパッド２０上では保護膜を完全に除去し、リンク１
４上ではリンク１４上の酸化膜厚さをレーザ補修をする
際必要な８，０００Å以下にするためＰＳＧ膜１８の相
当部分までをオーバーエッチングすることにより実際に
残っている酸化膜の厚さを約５，０００Å未満になるよ
うにする。このようにリンク１４上の部位をオーバーエ
ッチングを通じて薄くすることによりカッティングミス
率を減少させる。すなわち、本発明ではＰＳＧ膜と窒化
膜の各沈積および食刻段階を同時に処理することにより
従来の２回の加工段階を１回の加工段階に短縮させるこ
とによりスループットタイムを大幅に短縮できる。ま
た、後続レーザ補修時整列マーク部位の上にＰＳＧ膜と
窒化膜が存在して整列マーク認識が難しくて切断しよう
とする部位を正確に切断できない問題点が予想されてい
たが、レチクルを変更して整列マーク部位を前記食刻工
程時同時にオープンさせることにより製品の品質を改善
した。
段階で工程段階を単純化して上述した従来の技術の問題
点を改善するためのもので、図６〜図８を参照して説明
すると次のとおりである。図６を参照すると、本発明に
よるウェーハ検査方法の流れはパッドおよびリンク上の
オープン段階（２０１段階）、プリレーザ検査段階（２
０２段階）、レーザ補修段階（２０３段階）、最終良／
不良検査段階（２０４段階）からなる。パッドおよびリ
ンク上の保護膜オープン段階は図７に示したように素子
形成が完了されたウェーハ上に約６，０００Å未満の厚
さになるようにＰＳＧ膜２２と窒化膜３０を順次に沈積
し、ウェーハの裏面錬磨工程を経て窒化膜３０上に通常
の写真工程でパッドおよびリンク上の保護膜除去のため
のフォトレジストパターン３４を形成する。次いで、図
８に示したようにフォトレジストパターン３４を食刻マ
スクとして用いて窒化膜３０およびＰＳＧ膜２２を食刻
してパッド２０上では保護膜を完全に除去し、リンク１
４上ではリンク１４上の酸化膜厚さをレーザ補修をする
際必要な８，０００Å以下にするためＰＳＧ膜１８の相
当部分までをオーバーエッチングすることにより実際に
残っている酸化膜の厚さを約５，０００Å未満になるよ
うにする。このようにリンク１４上の部位をオーバーエ
ッチングを通じて薄くすることによりカッティングミス
率を減少させる。すなわち、本発明ではＰＳＧ膜と窒化
膜の各沈積および食刻段階を同時に処理することにより
従来の２回の加工段階を１回の加工段階に短縮させるこ
とによりスループットタイムを大幅に短縮できる。ま
た、後続レーザ補修時整列マーク部位の上にＰＳＧ膜と
窒化膜が存在して整列マーク認識が難しくて切断しよう
とする部位を正確に切断できない問題点が予想されてい
たが、レチクルを変更して整列マーク部位を前記食刻工
程時同時にオープンさせることにより製品の品質を改善
した。
【００１６】プリレーザ検査段階（２０２段階）は累積
収率向上のため最適化する。すなわち、一般的に、ＤＲ
ＡＭ、ＳＲＡＭのようなメモリ素子の特性は温度が増加
すればするほど電子の移動度が減少して移動速度が減少
し、降伏電圧は低くなりノイズの影響に敏感に動作す
る。また、正常的にスタンドバイ状態での消耗電流は増
加し、動作状態での消耗電流は減少する。ＤＲＡＭにお
いて重要な特性のうちの１つであるリフレッシュ特性は
温度増加により急激に小さくなるが、温度が高温に増加
するときの特性は常温特性に比べて劣悪な値を示すこと
になる。今までのウェーハ検査方法で最終ウェーハ分類
検査は常温で行なわれ、主にＤＣパラメータ不良および
ＡＣパラメータの総不良をフィルタリングすることに重
点を置いたので、温度増加による素子特性の劣悪な部分
に対してはパッケージ検査での収率減少を避けられな
い。
収率向上のため最適化する。すなわち、一般的に、ＤＲ
ＡＭ、ＳＲＡＭのようなメモリ素子の特性は温度が増加
すればするほど電子の移動度が減少して移動速度が減少
し、降伏電圧は低くなりノイズの影響に敏感に動作す
る。また、正常的にスタンドバイ状態での消耗電流は増
加し、動作状態での消耗電流は減少する。ＤＲＡＭにお
いて重要な特性のうちの１つであるリフレッシュ特性は
温度増加により急激に小さくなるが、温度が高温に増加
するときの特性は常温特性に比べて劣悪な値を示すこと
になる。今までのウェーハ検査方法で最終ウェーハ分類
検査は常温で行なわれ、主にＤＣパラメータ不良および
ＡＣパラメータの総不良をフィルタリングすることに重
点を置いたので、温度増加による素子特性の劣悪な部分
に対してはパッケージ検査での収率減少を避けられな
い。
【００１７】しかし、プロセスの安定化とともに製造工
程上の問題点が大部分ウェーハ状態でチェックする代わ
りにパッケージ状態でチェックするので、アセンブリコ
ストの増加とともにアセンブリおよびパッケージ検査期
間ほど製造から発生される問題の原因をフィードバック
措置する時間が長くなるのでウェーハ状態でのさらに厳
密なテストが必要になった。
程上の問題点が大部分ウェーハ状態でチェックする代わ
りにパッケージ状態でチェックするので、アセンブリコ
ストの増加とともにアセンブリおよびパッケージ検査期
間ほど製造から発生される問題の原因をフィードバック
措置する時間が長くなるのでウェーハ状態でのさらに厳
密なテストが必要になった。
【００１８】従って、本発明では工程を単純化するとと
もに単純なパッケージ収率だけ向上されるのではなく、
累積収率自体が向上できるようにプリレーザ検査段階の
諸般条件を最適化した。このためプリレーザ１段階の検
査だけで累積収率を向上させるため、ウェーハ状態でノ
イズの影響を考慮し良品ダイをオーバーキリング（Over
- killing ）しない条件を探し、検査する素子の温度に
よるパラメータ別の劣悪な温度点を探して１段階検査温
度条件を決定し、パッケージ検査で不良要因が多い一番
脆弱なテスト項目を補修検査に適用して、補修可能なチ
ップはリダンダンシに代えられるようにした。
もに単純なパッケージ収率だけ向上されるのではなく、
累積収率自体が向上できるようにプリレーザ検査段階の
諸般条件を最適化した。このためプリレーザ１段階の検
査だけで累積収率を向上させるため、ウェーハ状態でノ
イズの影響を考慮し良品ダイをオーバーキリング（Over
- killing ）しない条件を探し、検査する素子の温度に
よるパラメータ別の劣悪な温度点を探して１段階検査温
度条件を決定し、パッケージ検査で不良要因が多い一番
脆弱なテスト項目を補修検査に適用して、補修可能なチ
ップはリダンダンシに代えられるようにした。
【００１９】レーザ補修段階（２０３段階）は上述した
従来の方式と同一なので詳しい説明は省略する。最終良
／不良検査段階（２０４段階）は、レーザ補修が完了さ
れた後サンプルテストを遂行して良品率が９５％以上で
あるかを判断する工程（２０４１段階）、９５％未満な
ら補修可能なダイだけを選択してテストする工程（２０
４２段階）、前記２０４１または２０４２段階を経た後
オフラインインキングする工程（２０４３段階）を備え
る。
従来の方式と同一なので詳しい説明は省略する。最終良
／不良検査段階（２０４段階）は、レーザ補修が完了さ
れた後サンプルテストを遂行して良品率が９５％以上で
あるかを判断する工程（２０４１段階）、９５％未満な
ら補修可能なダイだけを選択してテストする工程（２０
４２段階）、前記２０４１または２０４２段階を経た後
オフラインインキングする工程（２０４３段階）を備え
る。
【００２０】２０４２段階は図９に示したプリレーザテ
スト結果のウェーハマップから補修可能なダイ（Ｒ字で
表示）だけを抽出し、図１０に示した抽出された情報を
テスタ装備（Ｑ２／２５）のメモリに一時貯蔵し、貯蔵
された情報をプローブ装備（ＥＧ２００１Ｘ）にロード
させた後この情報により補修可能なダイのＸＹ座標だけ
をもってテスタ装備とプローブ装備で補修可能なダイだ
けをテストする。オフラインインキング過程によりウェ
ーハから不良ダイだけを選別し、良品ダイだけをパッケ
ージするためにはアセンブリダイアタッチ（Ass'y Die
Attache ）工程で良／不良を選別するための不良表示マ
ークを不良ダイにインキングする。不良表示マークは直
径が２０ｍｍ以上のドット表示である。オフラインイン
キング方式は実時間でテストを進行しながらインキング
するオンラインインキング方式とは異なりテストだけを
まず遂行した後、テスト完了されたウェーハのＸ、Ｙ位
置および検査した結果により良／不良を分ける基準であ
るビンニング（Binning ）結果をもってＰＣ／ＡＴコン
ピュータを利用して不良ダイに対してだけインキングす
る方式である。従って、オフラインインキング方式はイ
ンキング速度が速く、インキングドットサイズが均一
で、オンラインインキング方式に比べて制御が容易で、
インキング装備の問題によるダウンタイム減少により生
産性向上および自動化を容易にする。以上のように、本
発明ではウェーハテスト工程を単純化および最適化す
る。
スト結果のウェーハマップから補修可能なダイ（Ｒ字で
表示）だけを抽出し、図１０に示した抽出された情報を
テスタ装備（Ｑ２／２５）のメモリに一時貯蔵し、貯蔵
された情報をプローブ装備（ＥＧ２００１Ｘ）にロード
させた後この情報により補修可能なダイのＸＹ座標だけ
をもってテスタ装備とプローブ装備で補修可能なダイだ
けをテストする。オフラインインキング過程によりウェ
ーハから不良ダイだけを選別し、良品ダイだけをパッケ
ージするためにはアセンブリダイアタッチ（Ass'y Die
Attache ）工程で良／不良を選別するための不良表示マ
ークを不良ダイにインキングする。不良表示マークは直
径が２０ｍｍ以上のドット表示である。オフラインイン
キング方式は実時間でテストを進行しながらインキング
するオンラインインキング方式とは異なりテストだけを
まず遂行した後、テスト完了されたウェーハのＸ、Ｙ位
置および検査した結果により良／不良を分ける基準であ
るビンニング（Binning ）結果をもってＰＣ／ＡＴコン
ピュータを利用して不良ダイに対してだけインキングす
る方式である。従って、オフラインインキング方式はイ
ンキング速度が速く、インキングドットサイズが均一
で、オンラインインキング方式に比べて制御が容易で、
インキング装備の問題によるダウンタイム減少により生
産性向上および自動化を容易にする。以上のように、本
発明ではウェーハテスト工程を単純化および最適化す
る。
【００２１】以下、実験例を挙げ、本発明によるウェー
ハテスト検査方法の利点を従来のウェーハテスト検査方
法と対比して説明する。下記表１に示したように、素子
開発段階から工程単純化用レチクルを製作して製造工程
期間およびウェーハ検査方法期間を従来の方式に比べて
約４８時間以上短縮できる。これにより量産適用時テス
ト工程の生産性を５０％以上向上することができる。
ハテスト検査方法の利点を従来のウェーハテスト検査方
法と対比して説明する。下記表１に示したように、素子
開発段階から工程単純化用レチクルを製作して製造工程
期間およびウェーハ検査方法期間を従来の方式に比べて
約４８時間以上短縮できる。これにより量産適用時テス
ト工程の生産性を５０％以上向上することができる。
【００２２】
【表１】
【００２３】下記表２に示したように、本発明ではレー
ザ補修後リンク上にパッシベーション膜が除去される。
これにより、高温、高湿または温度ショック等により発
生されうる信頼性の問題の恐れがあったが、しかし信頼
性試験の結果さらに改善された結果を得た。
ザ補修後リンク上にパッシベーション膜が除去される。
これにより、高温、高湿または温度ショック等により発
生されうる信頼性の問題の恐れがあったが、しかし信頼
性試験の結果さらに改善された結果を得た。
【００２４】
【表２】
【００２５】下記表３および表４に示したように、プリ
レーザ検査の最適化で累積収率向上が４．６％程度改善
された結果を得た。
レーザ検査の最適化で累積収率向上が４．６％程度改善
された結果を得た。
【００２６】
【表３】
【００２７】
【表４】
【００２８】下記表５に示したように、オフラインイン
キング方式を採用することにより、レーザおよびプリレ
ーザ検査の再作業が可能で、インキング装備の不良によ
るインキングミス率が減少し、インクによる品質低下が
改善される。
キング方式を採用することにより、レーザおよびプリレ
ーザ検査の再作業が可能で、インキング装備の不良によ
るインキングミス率が減少し、インクによる品質低下が
改善される。
【００２９】
【表５】
【００３０】１回のテスト段階でパッドのプロービング
質を向上せしめられ、プローブパティクルおよびウェー
ハパティクルをゼロ化させうる。
質を向上せしめられ、プローブパティクルおよびウェー
ハパティクルをゼロ化させうる。
【００３１】
【発明の効果】本発明によると、ウェーハ加工とウェー
ハテスト工程を１回だけ遂行することにより工程が単純
化するので生産性が向上する。
ハテスト工程を１回だけ遂行することにより工程が単純
化するので生産性が向上する。
【図１】従来のウェーハ検査方法の工程流れ図である。
【図２】従来のウェーハ検査方法の２段階加工工程を説
明するための断面図である。
明するための断面図である。
【図３】従来のウェーハ検査方法の２段階加工工程を説
明するための断面図である。
明するための断面図である。
【図４】従来のウェーハ検査方法の２段階加工工程を説
明するための断面図である。
明するための断面図である。
【図５】従来のウェーハ検査方法の２段階加工工程を説
明するための断面図である。
明するための断面図である。
【図６】本発明の実施例によるウェーハ検査方法の工程
流れ図である。
流れ図である。
【図７】本発明の実施例によるウェーハ検査方法の単純
化された１段階加工工程を説明するための断面図であ
る。
化された１段階加工工程を説明するための断面図であ
る。
【図８】本発明の実施例によるウェーハ検査方法の単純
化された１段階加工工程を説明するための断面図であ
る。
化された１段階加工工程を説明するための断面図であ
る。
【図９】プリレーザ検査結果のウェーハマップ図であ
る。
る。
【図１０】本発明の実施例による補修可能なチップの位
置情報を抽出したウェーハマップ図である。
置情報を抽出したウェーハマップ図である。
１４ リンク ２０ パッド ２２ パッシベーション膜 ２４、３４ フォトレジストパターン ３０ 窒化膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 徐 泰旭 大韓民国 京幾道 龍仁郡 器興邑 農書 里 山24番地
Claims (7)
- 【請求項１】 レーザビームにより溶断されるプログラ
ム素子を含むリダンダンシ回路をチップ上の任意の場所
に備えた半導体装置のウェーハ検査方法において、 パッシベーション膜が覆われたウェーハに写真食刻工程
を通じて外部接続のためのパッドと前記プログラム素子
の上にあるパッシベーション膜を選択的に除去する段階
と、 前記オープンされたパッドを通じてウェーハ上の全ての
チップを電気的にテストして各チップのうち補修可能な
チップを選別するプリレーザ検査段階と、 前記各補修可能なチップに備えられたプロゴラム素子を
前記プリレーザ検査により得た補修情報によりレーザビ
ームで照射して補修するレーザ補修段階と、 前記プリレーザ検査の結果と前記レーザ補修の結果によ
りウェーハ当たりの良品率が所定値未満なら補修可能な
チップだけでも正しく補修したかを検査して最終良／不
良表示をし、所定値以上なら補修検査を省略して最終良
／不良表示を遂行する良／不良表示段階を備え、 １回の加工段階と１回のテスト段階で工程段階を単純化
したことを特徴とするウェーハ検査方法。 - 【請求項２】 前記パッシベーション膜はＰＳＧ膜、窒
化膜およびこれらの二重膜のうちいずれか１つで形成さ
れたことを特徴とする請求項１記載のウェーハ検査方
法。 - 【請求項３】 前記除去段階は前記プログラム素子を覆
っているパッシベーション膜下の中間絶縁膜の厚さをレ
ーザ加工によるプログラム素子の溶断失敗を最小化する
ように少なくとも８，０００Å以下になるように充分オ
ーバーエッチングすることを特徴とする請求項１記載の
ウェーハ検査方法。 - 【請求項４】 前記プリレーザ検査段階は、適用半導体
装置の一番劣悪な温度により検査温度条件を最適化した
ことを特徴とする請求項１記載のウェーハ検査方法。 - 【請求項５】 前記良／不良表示段階は良／不良テスト
をまず行ない、このテスト結果により各チップに良／不
良インキングをするオフラインインキング方式を用いる
ことを特徴とする請求項１記載のウェーハ検査方法。 - 【請求項６】 前記補修検査はパッケージ検査で不良要
因が多い一番脆弱なテスト項目を検査することを特徴と
する請求項１記載のウェーハ検査方法。 - 【請求項７】 前記除去段階はレーザ補修のためのアラ
インマーク部位をパッドオープン時に同時にオープンさ
せることを特徴とする請求項１記載のウェーハ検査方
法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4337008A JP2677500B2 (ja) | 1992-12-17 | 1992-12-17 | リダンダンシ回路を備えた半導体装置のウェーハ検査方法 |
| EP92121508A EP0602271B1 (en) | 1992-12-17 | 1992-12-17 | Testing and repairing process for memory chips on a wafer, each chip having a redundancy circuit |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4337008A JP2677500B2 (ja) | 1992-12-17 | 1992-12-17 | リダンダンシ回路を備えた半導体装置のウェーハ検査方法 |
| EP92121508A EP0602271B1 (en) | 1992-12-17 | 1992-12-17 | Testing and repairing process for memory chips on a wafer, each chip having a redundancy circuit |
| US07/993,007 US5326709A (en) | 1991-12-19 | 1992-12-18 | Wafer testing process of a semiconductor device comprising a redundancy circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06216255A true JPH06216255A (ja) | 1994-08-05 |
| JP2677500B2 JP2677500B2 (ja) | 1997-11-17 |
Family
ID=27234574
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4337008A Expired - Lifetime JP2677500B2 (ja) | 1992-12-17 | 1992-12-17 | リダンダンシ回路を備えた半導体装置のウェーハ検査方法 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0602271B1 (ja) |
| JP (1) | JP2677500B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100393867B1 (ko) * | 1999-11-25 | 2003-08-06 | 엔이씨 일렉트로닉스 코포레이션 | 검사 및 수리 시스템, 제품 제조 시스템, 부재 검사 장치,데이터 처리 장치, 부재 수리 장치 및 정보 저장 매체 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0696056B1 (en) * | 1994-07-29 | 2000-01-19 | STMicroelectronics, Inc. | Method of testing and repairing an integrated circuit structure and forming a passivation structure |
| US5736433A (en) * | 1996-05-22 | 1998-04-07 | Sgs-Thomson Microelectronics, Inc. | Double mask hermetic passivation method providing enhanced resistance to moisture |
| JP2956663B2 (ja) * | 1997-07-07 | 1999-10-04 | 日本電気株式会社 | 半導体ウエハ装置のテスト方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63110648A (ja) * | 1986-10-28 | 1988-05-16 | Tokyo Electron Ltd | 半導体デバイスの試験測定装置 |
| JPS6480038A (en) * | 1987-09-19 | 1989-03-24 | Hitachi Ltd | Manufacture of semiconductor integrated circuit device |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60254626A (ja) * | 1984-05-30 | 1985-12-16 | Sharp Corp | ウエハテスト方法 |
-
1992
- 1992-12-17 EP EP92121508A patent/EP0602271B1/en not_active Expired - Lifetime
- 1992-12-17 JP JP4337008A patent/JP2677500B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63110648A (ja) * | 1986-10-28 | 1988-05-16 | Tokyo Electron Ltd | 半導体デバイスの試験測定装置 |
| JPS6480038A (en) * | 1987-09-19 | 1989-03-24 | Hitachi Ltd | Manufacture of semiconductor integrated circuit device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100393867B1 (ko) * | 1999-11-25 | 2003-08-06 | 엔이씨 일렉트로닉스 코포레이션 | 검사 및 수리 시스템, 제품 제조 시스템, 부재 검사 장치,데이터 처리 장치, 부재 수리 장치 및 정보 저장 매체 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0602271B1 (en) | 2004-04-28 |
| EP0602271A1 (en) | 1994-06-22 |
| JP2677500B2 (ja) | 1997-11-17 |
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