JP2956663B2 - 半導体ウエハ装置のテスト方法 - Google Patents

半導体ウエハ装置のテスト方法

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JP2956663B2
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    • G06F11/22Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
    • G06F11/2273Test methods

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体ウエハ装置
のテスト方法に関し、特に半導体ウエハテスト工程にお
いて、冗長回路を有する半導体メモリ装置のウエハテス
トのうち、メモリセルの置換を行った後の最終テストに
おける抜取りテスト方法に関する。
【0002】
【従来の技術】近年、メモリの大容量化とウエハの大口
径化に伴い、メモリのウエハテスト工程での工期が長大
化している。図15に、ウエハテストの構成の一例を示
す。図15において、ウエハテストの最小構成は、IC
テスタ300と測定プローバ400を組合わせたものと
なるが、現在では、ネットワーク化が進み、不良チップ
へのインクマーク(以下、「マーキング」という)専用
のプローバ装置を準備することによって、測定とインク
マークを1台のプローバ装置で行う構成は少なくなって
きている。
【0003】図14は、ウエハテストでのウエハの荷姿
を図に表したものである。ウエハキャリア1500の中
に、通常25枚のウエハ1501〜1525が収納され
ている。なお、図では、みやすくするため、3枚のウエ
ハ1501、1502、1525しか示していない。ま
た、ウエハキャリア1500には、各ウエハの位置を分
離するため、図14(b)に上面図として示すように、
側面に凹凸が施されており、この凹の部分がスロット1
600と呼ばれている。
【0004】また以下の説明では、スロット1600
は、各ウエハ1501〜1525の収納されている位置
に沿って、1枚目のウエハ1501の収納位置では第1
スロット1601、13枚目のウエハ1513の収納位
置では第13スロット1613、25枚目のウエハ15
25の収納位置では第25スロット1625と呼ぶ。
【0005】特に、メモリの場合には大量生産となるた
め、1つのウエハキャリアには全てのスロット1600
にウエハ1501〜1525が収納されていることが一
般的であり、以下では、この1つの荷姿を1つの処理ロ
ットとする。
【0006】図13は、一般的なウエハテストの工程フ
ローを示した図である。拡散工程にてチップの成形を完
了したウエハ1501〜1525はウエハキャリア15
00に収納され(図14参照)、ウエハテスト工程にて
受入れられる(ステップ8301)。受入れられた処理
ロットは、リダンダンシウエハテストが行われ(ステッ
プ8302)、トリミング工程(ステップ8303)、
最終ウエハテスト(ステップ8304)、不良マーキン
グ工程(ステップ8305)を経て、後工程に送り出さ
れる(ステップ8306)。
【0007】リダンダンシウエハテスト(図13のステ
ップ8302)について説明する。リダンダンシウエハ
テスト(リダンダンシ・メモリリペアテスト)は、図1
5のICテスタ300と測定プローバ400の構成でテ
ストが行われる。ICテスタ300と測定プローバ40
0との間は通信線601で接続され、測定プローバ40
0からのテスト開始要求やICテスタ300からの良否
判定結果などが通信される。
【0008】ここで、ICテスタ300には、処理ロッ
ト700のリダンダンシテストを行うためのテストプロ
グラムがロードされており、測定プローバ400には、
同様に処理ロット700をハンドリングするための条件
が設定されているものとする。なおテストプログラムの
ロードやプローバ条件設定は装置メーカから提供される
説明書(マニュアル)等により既知とする。
【0009】図8は、ウエハテストのフローを示した流
れ図である。図15及び図8を参照して、測定プローバ
400においてテスト開始処理を行うと(ステップ81
01)、先ず処理ロット700であるウエハキャリア1
500(図14参照)の最初のウエハ1501をロード
し(ステップ8102)、ウエハアライメント(不図
示)により、最初の成形チップ位置を検出し、ウエハを
搭載するステージを上げて、プローブカードと呼ばれる
電極ユニットの針にチップのパッドが接触する。
【0010】この状態で、測定プローバ400からIC
テスタ300に通信線601を経て「テスト開始要求」
を送信すると、先にICテスタ300にロードされてい
るテストプログラムが走り出し、リダンダンシの特性テ
ストが始まる(ステップ8103)。
【0011】この時、成形チップに不備があれば「不
良」、完全良品であれば「良」と判定し、またメモリセ
ルに不良があるが冗長セルに置換え可能なチップであれ
ば、「良」と判定し、且つ「トリミング(図13の83
03)による良品予測BIN」を設定し、「良否判定結
果」と「BIN」を、ICテスタ300から測定プロー
バ400に通信線601を経て送信する(ステップ81
04)。なお、BIN(ビン)とは、試験結果に基づく
被測定デバイスの良品、不良品の品別の分離又は性能別
のランクをいう。
【0012】次に、測定プローバ400では、ステージ
を下げてプローブカードとチップの接触を解除し、次の
成形チップに移動し、ステージを上げてプローブカード
とチップとの接触を再度とりおこなう(ステップ810
5)。
【0013】この時、ウエハ1501に成形しているチ
ップの全てがテスト終了しているか判定を行い(ステッ
プ8106)、全チップ終了していない場合には、ステ
ップ8102のテスト中の処理に戻り、全チップ終了し
ている場合には、ウエハ1501をウエハキャリア15
00に戻し(「ウエハアンロード」という)(ステップ
8107)、ウエハエンド信号を測定プローバ400か
らICテスタ300に通信線601を経て送信する(ス
テップ8108)。
【0014】また、測定プローバ400は、ホストコン
ピュータ100に対しても通信線202を経てウエハエ
ンドしたことを通知すると共に、上記のテストで取得し
た各成形チップの「良否結果」と「BIN結果」を通知
する。
【0015】一般的な通信処理は、測定プローバ400
のCPU410によってSECS(SEMI Equipmen
t Communication Standard)で規定されるプロトコル
を用いて送信され、ホストコンピュータ100は、通信
インタフェース(I/F)130に受けた送信結果をC
PU110で処理を行い、磁気記録装置120にリダン
ダンシテスト(図15では「Redun」で示す)のM
APデータ121として記録する。この時、ホストコン
ピュータ100には、測定プローバ400から受領する
SECSでの処理手順や磁気記録装置120に、図3に
示すようなMAPデータ構造となるように記録する処理
プログラム150が予め起動されている。図3は、MA
Pデータの構造を示したものであり、ヘッダ情報に続い
てスロット1からスロット25のMAPデータが格納さ
れる。
【0016】一方、ICテスタ300では、リダンダン
シテストの場合には、図13のフローに示すトリミング
工程(8303)で使用するリペアデータとして、各チ
ップごとに切断すべきヒューズセルの情報をテスト結果
から演算処理で求め、且つ、ウエハ単位のデータとして
まとめ、通信線201によって接続されているホストコ
ンピュータ100に送信し、ホストコンピュータ100
の磁気記録装置120に、処理ロット700が判別でき
るファイル名にて記録する。
【0017】通常、リペアデータの送信は、通信の効率
を勘案して、ウエハエンド信号(図8の8108参照)
を測定プローバ400から受領するタイミングで行われ
ることが多い。
【0018】ここで、測定プローバ400の処理に説明
を戻すが、ウエハキャリア1500に収納されているウ
エハ1501〜1525の全てがテスト終了しているか
判定を行い(図8のステップ8109参照)、全ウエハ
終了していない場合にはウエハロード(図8のステップ
8102)の処理に戻り、全ウエハ終了している場合に
は、テスト終了をする(ステップ8110)。
【0019】上記したICテスタ300でのテストプロ
グラムの制御とリペアデータ転送などの制御は、ICテ
スタ300のCPU310により実行され、また、測定
プローバ400の各制御は測定プローバ400のCPU
410により実行される。また、これらの制御には、各
装置で稼働する専用の制御ソフトウエアにより行われ
る。
【0020】従来、リダンダンシテストで取得したMA
Pデータ121は、不良マーキング工程(図13のステ
ップ8305)では使用されていない。
【0021】リダンダンシウエハテスト(図13のステ
ップ8302)が終了した処理ロット700は、トリミ
ング工程(ステップ8303)に仕掛り、冗長セルへの
置換えが行われる。ここでは、トリミング工程自体は本
発明の主題に直接関係しないためその説明は省略する。
【0022】トリミング工程が終了した処理ロット70
0は、最終ウエハテスト(図13のステップ8304)
に仕掛り、この最終ウエハテストでの処理は、リダンダ
ンシウエハテスト(図13のステップ8302)と同様
に、ICテスタ300と測定プローバ400の構成でテ
ストが行われる。最終ウエハテスト(ステップ830
4)がリダンダンシウエハテスト(ステップ8302)
と異なる点は、ICテスタ300)ロードされるテスト
プログラムが最終ウエハテスト用に準備されたものであ
って、前述のリペアデータの送信が行われないことと、
「トリミングによる良品予測BIN」が無いことであ
る。なお、図8に示すテストフローは同等となる。
【0023】最終ウエハテストが完了した時点で、ホス
トコンピュータ100の磁気記録装置120には、最終
ウエハテスト(図15では「FINAL」で示す)のM
APデータ121として記録される。
【0024】従来、最終ウエハテストについて、処理ロ
ット700のウエハキャリア1500に収納された全て
のウエハ1501〜1525のテストを行っていた。従
って、25枚のウエハを処理する場合、当然ながら1枚
のおよそ25倍の処理時間を要していた。
【0025】最終ウエハテスト(図13のステップ83
04)が終了した処理ロット(図15の700)は、不
良マーキング工程(図13のステップ8305)に仕掛
り、最終ウエハテストで取得したMAPデータ122を
用いて、不良チップに対しインクなどを使用して不良マ
ーキングを行う。
【0026】この場合、マーキングプローバ500上の
操作により、ホストコンピュータ100の磁気記録装置
120に記録されているMAPデータ122を通信線2
03を経てロードする。マーキングプローバ500は、
CPU510の制御により、ウエハ1501〜1525
上の不良チップに対して、マーキングを行う。
【0027】ここで、1ロットのMAPデータ122を
マーキングプローバ500にロードするとは限らず、マ
ーキングプローバ500によっては1枚のMAPデー
タ、即ち、MAPデータ122のうち一部しか一次保管
できないこともあり、この場合は、ホストコンピュータ
100とマーキングプローバ500のそれぞれの制御ソ
フトウエア間で、1枚ずつMAPデータを送信しなが
ら、マーキング処理する。
【0028】不良マーキング工程(図13のステップ8
305)が終了した処理ロット700は、後工程へ送り
出される。
【0029】
【発明が解決しようとする課題】以上説明したように、
前述の従来技術では、リダンダンシウエハテストと最終
ウエハテストについて、処理ウエハの全数を検査してお
り、当然、処理時間がウエハの枚数分必要となり、生産
枚数に見合った設備投資が必要になる。例えば月産3
0,000枚を製造するラインで、仮に、全く同一のメ
モリを製造しているとして、最終ウエハテストでは、2
5枚/ロットにて6時間の測定時間を必要とするなら
ば、30日で必要となる測定プローバの装置台数は10
台となる。
【0030】この時、通常、測定プローバ(図15の4
00)の2台に対して、ICテスタは1台が必要となる
ので、上記仮定では、5台のICテスタが必要となる。
1組のICテスタと測定プローバの装置価格は高価なも
のであり、もし、全ての最終ウエハテスト工程で3枚の
みの抜取りテストが実現すると、最終ウエハテスト工程
に必要となる測定プローバの装置台数は1.2台であ
り、ICテスタも1台でまかなうことが可能であり、8
0%もの設備投資削減が可能となる。
【0031】また、全数テストを実施する場合は、製品
を出荷するまでのTAT(ターンアラウンドタイム)も
長くなる。
【0032】上記の例によれば、40分余りで1ロット
の最終ウエハテストが完了し、次工程に処理を進めるこ
とが可能である。
【0033】したがって、本発明は、上記課題に鑑みて
なされたものであって、その目的は、半導体メモリ製品
の冗長セル置き換え後の最終ウエハテストについて、ウ
エハキャリアに存在する一部のウエハの測定でロット全
体のテスト完了を可能とす、半導体ウエハ装置のテスト
方法を提供することにある。
【0034】
【課題を解決するための手段】前記目的を達成するため
に、本発明に係るテスト方法は、ホストコンピュータ
と、プローバ装置、及びICテスタの制御コンピュータ
同士がネットワークにより接続され、半導体記憶装置の
ウエハテストを行うテスト方法において、前記ホストコ
ンピュータは、前記プローバ装置から処理ロットの測定
結果を受領し、テスト工程別に測定結果を保存する手段
と、処理ロットのうち最終ウエハテストで非測定ウエハ
となったウエハについては、リダンダンシウエハテスト
で取得した測定結果を、最終ウエハテストで取得した測
定結果に加え、処理ロットの全ウエハの情報とする手段
と、リダンダンシウエハテストの測定結果では、冗長セ
ルに置き換えれば良品になると予測したチップに対して
は最終ウエハテストでも「良」と判断し、それ以外は
「不良」と判断する手段と、を有し、処理ロットの全ウ
エハの情報となる合成された良否結果をプローバ装置に
通知することにより、不良マーキング処理を行う、こと
を特徴とする。
【0035】
【発明の実施の形態】本発明の実施の形態について図面
を参照して以下に説明する。図1を参照すると、本発明
に係るテスト方法は、ホストコンピュータ(100)と
プローバ装置(測定プローバ(400)、マーキングプ
ローバ(500))、ICテスタ(300)のそれぞれ
の制御コンピュータ(410、510、310)同士を
ネットワーク(通信線202、203、201)により
接続した構成を基に、ホストコンピュータ(100)
は、測定プローバ(400)から処理ロット(700)
の測定結果を受領し、そのテスト工程別に測定結果を保
存する手段を有し、処理ロット(700)のうち最終ウ
エハテスト(図13の8304)で非測定ウエハとなっ
たウエハでは、リダンダンシウエハテスト(図13の8
302)で取得した測定結果のうち、非測定ウエハ分の
測定結果を、最終ウエハテスト(図13の8304)で
取得した測定結果に加え、処理ロット(700)の全ウ
エハの情報とする手段と、リダンダンシウエハテスト
(図13の8302)の測定結果では、冗長セルに置き
換えれば良品になると予測したチップに対しては最終ウ
エハテスト(図13の8304)でも「良」と判断し、
それ以外は「不良」と判断する手段を有し、処理ロット
(700)の全ウエハの情報となる合成された良否結果
をマーキングプローバ(500)に通知する手段によ
り、不良マーキング(図13の8305)処理を行う仕
組みを提供するものである。
【0036】また、最終ウエハテスト(図13の830
4)では、各チップの良否結果が、リダンダンシウエハ
テスト(図13の8302)での予想良否結果と予め規
定の一致率となる計算手段(以下、置換率と称す)を、
各ウエハ測定終了単位で行う手段を有し、リダンダンシ
ウエハテスト(図13の8302)で「良」と判定した
チップが最終ウエハテスト(図13の8304)にて
「良」と一致する率が規定の一致率より低い場合は、処
理ロット(700)として抜取りテスト不可と判定する
手段と、プローバ装置に計算値異常を通知する手段を有
し、抜き取りテスト不可の判定を行った場合、リダンダ
ンシウエハテスト(図13の8302)の測定結果を最
終ウエハテスト(図13の8304)の測定結果に加え
ることを抑制する機能を提供することにより、後工程で
良品率異常となる事故を未然に防止する。
【0037】また、最終ウエハテスト(図13の830
4)の実施前に、ウエハキャリア(図14の1500)
を抜取り枚数と同一の数字となるブロック分けを行い、
スロット番号の小さいブロックでは、ウエハの存在する
最も小さいスロット番号を処理対象ウエハとし、スロッ
ト番号の大きいブロックでは、ウエハの存在する最も大
きいスロット番号を処理対象ウエハとし、中間のスロッ
トのブロックでは、ブロックの中でウエハの存在する最
も中央に近いスロット番号を処理対象ウエハとする手段
を有し、処理ロット(700)におけるウエハの有無
は、リダンダンシウエハテストの測定結果から、測定し
ているウエハは「ウエハ有り」、測定していないウエハ
は「ウエハ無し」と判定する手段と、コンピュータ装置
(100)にオペレータ(1)がウエハの有無情報を入
力する操作(2)手段を有し、処理ロット(700)に
ウエハが抜けているスロットが存在しても、自動で抜取
りスロットを決定することにより、測定プローバ(40
0)に対して、毎回処理するスロット番号を入力しなく
ても良い。
【0038】
【実施例】上記した本発明の実施の形態について更に詳
細に説明すべく、本発明の実施例を図面を参照して以下
に説明する。
【0039】図1は、本発明による実施例のハードウェ
アの構成を示す図である。図1を参照すると、本発明の
一実施例において、ホストコンピュータ100には、I
Cテスタ300、測定プローバ400、マーキングプロ
ーバ500をそれぞれ通信線201、202、203で
接続し制御するための通信インタフェース(I/F)1
30と、オペレータ1が端末161を操作するために制
御インタフェース(I/F)160を備え、これらは、
バス140によりCPU110に接続されている。ま
た、磁気記録装置120もバス140によりCPU11
0に接続されている。このハードウェア構成上で、処理
プログラム150がCPU110で実行されて各種制御
が行われる。
【0040】次に磁気記録装置120上には、リダンダ
ンシウエハテスト工程(図13の8302)で、測定プ
ローバ400から送られてくるMAPデータ(Redu
n)121と、最終ウエハテスト工程(図13の830
4)で、測定プローバ400から送られてくるMAPデ
ータ(FINAL)122と、処理ロット700のウエ
ハキャリア1500の各スロット1501〜1525
(図14参照)にウエハが存在するか否かを示すSLO
Tデータ123を記録し、また、MAPデータ(Red
un)121とMAPデータ(FINAL)122の関
係、即ち、処理ロット700のロット毎のファイルのひ
も付けを行うためのLOTデータベース124を記録す
る。テンポラリデータ125は、後で説明するMAPデ
ータの合成時に使用するファイルである。
【0041】図2は、MAPデータの保存イメージを示
したもので、図1の磁気記録装置120に格納される、
MAPデータ(Redun)121とMAPデータ(F
INAL)122を模式的に示している。
【0042】従来技術としても説明したように、1つの
処理ロット700では、リダンダンシウエハテスト工程
(図13の8302)で取得したMAPデータである1
211〜1214と、最終ウエハテスト工程(図13の
8304)で取得したMAPデータである1221〜1
224を、それぞれ処理ロット別、且つ、工程別に磁気
記録装置120に記録する。例えばロットはディレクト
リで区別され、工程は名前で区別され、1211のLO
T−A/REDUN.MAPは、処理ロットLOT−A
のリダンダンシテスト工程のMAPデータを、1221
のLOT−A/FINAL.MAPは、処理ロットLO
T−Aの最終ウエハテスト工程のMAPデータを表して
いる。
【0043】併せて、ウエハキャリア1500(図14
参照)のウエハの有無を記録したSLOTデータである
1231〜1238を処理ロット別、且つ、工程別に磁
気記録装置120に記録する。1231のLOT−A/
REDUN.SLOTは、処理ロットLOT−Aのリダ
ンダンシテスト工程のSLOTデータを、1232のL
OT−A/FINAL.SLOTは、処理ロットLOT
−Aの最終ウエハテスト工程のSLOTデータを表して
いる。
【0044】図3は、磁気記録装置120に記録したM
APデータ構造を示す図である。先ず、ヘッダ情報が先
頭に記録され、次にウエハキャリア1500の各スロッ
トの測定結果が記録される。図4(a)に詳細を示す。
【0045】ヘッダ情報では、製品の名称(図中、NA
ME MEMORY)と、ロット番号(図中、LOT#
LOT−A)と処理工程(図中、PROCESS FI
NAL)など、製品を識別するための情報が記録され
る。
【0046】このヘッダ情報には、前記の製品の名称、
ロット番号、処理工程のほか、図示していないが、例え
ば、使用した設備のID、使用した測定プログラムの名
称及びバージョン、作業者氏名、処理時間、オリフラま
たはノッチの角度、使用したプローブカードのID、使
用したテストボードのIDなどを記録していることが一
般的である。
【0047】次に、各スロットの測定結果について説明
する。ここでは、理解を簡単にするために、図4(a)
に示すような形式で示す。
【0048】先ず、スロット番号(Wafer#1は、
即ち第1スロット(1601)を示す)があり、“_”
の記号でデータとのセパレーションを行い、各チップの
測定結果を記録していく。より詳細には、図4(a)を
参照すると、#9、1、(X列が9であり、Y行が1で
あるチップ)は、測定結果がFAILであって、測定B
IN(16bit)は、左から、BIN1=1(設
定)、BIN2=0(未設定)、…、BIN16=0
(未設定)である。
【0049】次に、#A、1、(X列がAであり、Y行
が1であるチップ)の測定結果を記録し、最後に、#
D、D、(X列がDであり、Y行がDであるチップ)の
測定結果を記録し、最終チップであるという識別子“!
!”を記録することで、1枚のウエハの測定結果とす
る。
【0050】続いて、第2スロット1602から第25
スロット1625まで、測定時にウエハが存在している
場合、該当スロットの測定結果が記録される。
【0051】図4(b)に、円と四角を用いて、ウエハ
上のチップの位置を解りやすく示す。図4(b)におい
て、aは、X列が9でありY行が1であるチップであ
り、bは、X列がDでありY行がDであるチップであ
る。
【0052】また、“c”は、第1スロットのウエハの
全チップの測定結果、“d”は、第13スロットのウエ
ハの全チップの測定結果である。
【0053】図5は、磁気記録装置120に記録したS
LOTデータ構造を示す図である。先ず、ヘッダ情報が
先頭に記録され、次にウエハキャリア1500の各スロ
ットのウエハの有無の情報が記録される。図6にその詳
細を示す。
【0054】ヘッダ情報では、MAPデータと同様に、
製品の名称(NAME MEMORY)とロット番号
(LOT#LOT−A)と処理工程(PROCESS
FINAL)など、製品を識別するための情報が記録さ
れる。
【0055】次に、各スロットのウエハの有無の情報に
ついて、ここでは、理解を簡単にするために、図のよう
な形式で示した。先ず、スロット番号(Wafer#1
は、第1スロット1601を示す)があり、“_”の記
号でデータとのセパレーションを行い、その次にウエハ
が存在する場合には“1”を、存在しない場合には
“0”を記録する。この識別番号は、ウエハの有無ばか
りでなく、例えば、ロットアウト対象ウエハ“2”のよ
うに、別の目的で記録しても構わない。
【0056】以上のMAPデータとSLOTデータは、
次のような関係がある。
【0057】1.MAPデータでは、測定を行ったウエ
ハの情報は全て記録される。
【0058】2・SLOTデータでは、同一ロットで且
つ同一工程でのMAPデータに対し、その工程終了直後
では、測定を行ったウエハのSLOTデータは、必ず
「ウエハ有り」、即ちWafer#n_1と記録される
が、例えば、次の工程に仕掛かる前にウエハを割ること
で、そのスロットにウエハが存在しなくなった場合、ホ
ストコンピュータ100の端末161から、オペレータ
1の操作2により、該当SLOTデータを書き換え、
「ウエハ無し」、即ちWafer#_0と記録する場合
が有る。
【0059】図11は、本発明の一実施例におけるSL
OTデータ作成フローを示す流れ図である。このSLO
Tデータ作成は前述の測定工程終了直後に行われるもの
であり、ホストコンピュータ100の端末161から
の、オペレータ1の操作2によるものではない。
【0060】テストフローのテスト終了(図8の811
0)の後、SLOTデータを作成開始する(図11のス
テップ8401)。
【0061】先ず、SLOTデータとして記録するファ
イルをオープン(open)する(図11のステップ8
402)。例えば、ロット番号が“LOT−A”でリダ
ンダンシウエハテストであるなら、図2の“LOT−A
/REDUN SLOT”1231がファイルとして作
成される。この場合、初めての測定でファイルが不在の
場合と、2回以上測定し既にファイルが存在する場合の
2通りがあるが、ここでは、ファイルが存在する場合
は、そのファイルに対し、新しい内容で上書きするもの
とする。
【0062】次に、MAPデータ(図2の1211)の
ヘッダ情報を読取り、SLOTデータ1231にコピー
する(図11のステップ8403)。
【0063】スロット番号の初期値を変数SLOTに設
定する(図11のステップ8404)。
【0064】スロット番号を示す文字列を検索し(図1
1のステップ8405)、もしMAPデータ1211の
ファイルの最後(エンドオブファイル)になった場合に
は(図11のステップ8406のyes分岐)、スロッ
ト番号が25になるまで、「ウエハ無し」を示す“Wa
fer#n_0”(但し、nはスロット番号)を記録し
(図11のステップ8410)、SLOTデータ123
1のファイルをクローズし(図11のステップ841
3)、処理を終了する(図11のステップ8414)。
【0065】スロット番号を示す文字列が検索された場
合、文字列の“#”と“_”の間に挟まれている数字を
取り込み、変数“WNO”にセットし(図11のステッ
プ8407)、これを変数SLOTの値と比較し(図1
1のステップ8408)、一致しない場合(図11のス
テップ8408のno分岐)、取り込んだスロット番号
と変数SLOTにセットされた差分の回数、「ウエハ無
し」を示す“Wafer#n_0”(nはスロット番
号)を記録する(図11のステップ8409)。
【0066】図11を参照して、この後、もしくは、ス
テップ8408で変数“WNO”と変数SLOTの比較
が一致した場合(ステップ8408でyes分岐参
照)、変数SLOTの値を変数“WNO”とし(ステッ
プ8411)、「ウエハ有り」を示す“Wafer#n
_1”(nは変数SLOTで示されるスロット番号)を
記録し(ステップ8412)、変数SLOTの値を+1
する(ステップ8413)。ここで、変数SLOTの値
が25よりの大である時(ステップ8414のyes分
岐)、SLOTデータファイル1231をクローズし
(ステップ8415)、処理を終了する。
【0067】一方、変数SLOTの値が“25”以下の
場合(ステップ8414のno分岐)、スロット番号を
示す文字列を検索するステップ8405に戻り、変数S
LOTの値が“25”を超えるまで、ステップ8406
〜8413の処理を繰返す。なお、エンドオブファイル
検出の場合、ステップ8410にジャンプする。
【0068】図7は、本発明の一実施例による抜取りテ
ストの処理フローを示す流れ図である。図7において、
テスト開始8001、ウエハロード8003、テスト中
8004、良否判定8005、次チップ送り8006、
全チップ終了8007、ウエハアンロード8008、ウ
エハエンド信号8009、全ウエハ終了8011、テス
ト終了8012では、それぞれ、図8のテスト開始81
01、ウエハロード8102、テスト中8103、良否
判定8104、次チップ送り8105、全チップ終了8
106、ウエハアンロード8107、ウエハエンド信号
8108、全ウエハ終了8109、テスト終了8110
と同一の処理が行われる。
【0069】ここで、図13のウエハテスト工程フロー
のうち、トリミング工程(8303)までが完了した処
理ロット700は、最終ウエハテスト(8304)でテ
ストを開始する(図7のステップ8001)。まず、抜
取りスロットの決定を行う(図7のステップ800
2)。
【0070】図10に抜取りスロットの決定フローを示
す。ここでは3枚のウエハを抜取り枚数として説明して
おり、ウエハキャリア1500のスロット1〜10を第
一ブロック、スロット11〜15を第二ブロック、スロ
ット16〜25を第三ブロックと定義し、抜取りスロッ
トの決定を開始する(図10のステップ8201)。
【0071】図10を参照して、先ず開始スロット変数
を“1”とし(ステップ8202のSLOT=1)し、
スロット番号が“10”よりも小さいので(ステップ8
203でyes)、スロット1〜10のうちウエハの存
在する最も小さい番号をスロットデータ123から認識
して抜取りスロットと決定する(ステップ8211)。
【0072】例えばスロット1にウエハが存在せず、ス
ロット2〜10に存在している場合には、スロット2を
最少スロット番号として決定する。
【0073】スロット1〜10の何れにもウエハが存在
しない場合には、抜取り対象ウエハは存在しない(ステ
ップ8221)。
【0074】次の決定スロットをスロット11〜15と
するため、スロット変数を“11”とし(ステップ82
31のSLOT=11)、判定ステップ8203の直前
に戻る。
【0075】ここで、スロット番号が“10”よりも大
きく(ステップ8203のno分岐)、更にスロット番
号が“15”よりも小さいので(ステップ8204のn
o分岐)、スロット11〜15の中心となるスロット番
号をスロットデータ123から知り抜取りスロットと決
定する(ステップ8212)。例えば、スロット11〜
15のちょうど中心となるスロットは13であるが、ス
ロット11〜12とスロット14〜15にウエハが存在
する場合には、スロット12またはスロット14が中心
に近い番号である。このような場合、制御プログラムで
は、いずれのスロットを決定してもかまわないので、例
えばスロット13にウエハが存在しない場合には、+1
したスロット14を確認し、ここにウエハが存在したら
抜取り決定とすればよい。また、−1してスロット12
を確認して決定しても良い。
【0076】簡単にいえば、13→14→12→15→
11→の順番が、13→12→14→11→15の順番
にウエハの存在するスロットを確認すれば良い。
【0077】万一、スロット1〜10の何れにもウエハ
が存在しない場合には、抜取り対象ウエハは存在しない
(ステップ8222)。
【0078】次の決定スロットをスロット16〜25と
するため、スロット変数を“16”(ステップ8232
でSLOT=16)とし、判定ステップ8203の直前
に戻る。
【0079】ここで、スロット番号が“10”よりも大
きく(ステップ8203のno分岐)、更にスロット番
号が“15”よりも大きいので(ステップ8204のy
es分岐)、スロット16〜25のうちウエハの存在す
る最も大きい番号をスロットデータ123から知り抜取
りスロットと決定する(ステップ8213)。例えばス
ロット25にウエハが存在せず、スロット16〜24に
存在している場合には、スロット24を最大スロット番
号として決定する。
【0080】万一、スロット16〜25の何れにもウエ
ハが存在しない場合には、抜取り対象ウエハは存在しな
い(ステップ8223)。
【0081】以上で3枚の抜取りスロット番号が決定が
終了する(ステップ8240)。以下の説明では、抜取
りスロット番号を“1”、“13”、“25”とする。
なお、処理ロット700であるウエハキャリア1500
にウエハが存在する、または存在しないという情報は、
図10では、SLOTデータ123を参照して得ている
が、近年のウエハプローバ装置では、ウエハキャリア1
500を装填した後、キャリア内に存在するウエハの有
無を確認する機能を具備しているものもあり、この機能
を用いてSLOTデータ123の代用としても良い。
【0082】抜取りによる最終ウエハテスト(図13の
8304)は、処理ロット700であるウエハキャリア
1500の最初の抜取りウエハ1501をロードし(図
13の8003)、最終のウエハ特性テストが始まる
(図7のステップ8004)。
【0083】この時、成形チップに不備があれば「不
良」、完全良品であれば「良」と判定し、「良否判定結
果」と「BIN」をICテスタ300から測定プローバ
400に通信線1601を経て送信する(ステップ80
05)。
【0084】次に、測定プローバ400では、ステージ
を下げてプローブカードとチップの接触を解除し、次の
成形チップに移動し、ステージを上げてプローブカード
とチップの接触を再度とりおこなう(ステップ800
6)。
【0085】この時、ウエハ1501に成形しているチ
ップの全てがテスト終了しているか判定を行い(ステッ
プ8007)、全チップ終了していない場合には、ステ
ップ8004の処理に戻り、全チップ終了している場合
には、ウエハ1501をウエハキャリア1500に戻し
(ステップ8008))、ウエハエンド信号を測定プロ
ーバ400からICテスタ300に通信線601を経て
送信する(ステップ8009)。
【0086】また、測定プローバ400は、ホストコン
ピュータ100に対しても通信線202を経てウエハエ
ンドしたことを通知すると共に、上記のテストで取得し
た各成形チップの「良否結果」と「BIN結果」を通知
する。ホストコンピュータ100は、通信I/F130
に受けた送信結果をCPU110で処理を行い、磁気記
録装置120に最終ウエハテスト(図1中は「Fina
l」と記述)のMAPデータ122として記録する。
【0087】ここで、測定プローバ400の処理に説明
すると、ウエハキャリア1500に収納されているウエ
ハ1501〜1525のうち抜取り指定となった全ての
ウエハがテスト終了しているか判定を行い(ステップ8
011)、全ウエハ終了していない場合には、ステップ
8003のウエハロードの処理に戻り、全ウエハ終了し
ている場合には、テスト終了する。
【0088】以上の説明では、リダンダンシウエハテス
ト(図13の8302)で、トリミング処理(図13の
8303)により良品予測した結果と、実際に最終ウエ
ハテスト(図13の8304)でテストした結果が加味
されていない。以下のように置換率計算により、抜取り
による最終ウエハテストが成功したことを判断する必要
がある。
【0089】これは、図7のステップ8009のウエハ
エンド信号をホストコンピュータ100が受けたあと、
最終ウエハテストで測定した1枚のウエハの良品数をリ
ダンダンシウエハテスト(図13の8301)で測定し
た、同一スロットの1枚のウエハの良品数と良品予測数
の和で除することで、比が求められる。
【0090】この時、最終ウエハテストで測定した1枚
のウエハの良品数と、リダンダンシウエハテスト(図1
3の8301)で測定した、同一スロットの1枚のウエ
ハの良品数と良品予測数の和が一致すれば100%と
し、99.9%以上になれば、後工程にウエハを投入し
ても問題無い。
【0091】ここで、置換率が99・9%以上の場合に
は、ホストコンピュータ100は、置換率が既定値に達
していることを測定プローバ400に対して送り、置換
率正常として処理を続行し(ステップ8010のyes
分岐)、99.9%未満となった場合には、ホストコン
ピュータ100は、置換率が既定値に達していないこと
を測定プローバ400に対して送り、置換率異常として
(ステップ8010のno分岐)として、抜取りテスト
を異常停止する(ステップ8013)。なお、置換率の
基準は、最終的に製品組立するコストと選別の平均的な
歩留を勘案して決定される。
【0092】異常停止した場合、オペレータ1は原因を
調査し、異常となる原因を除去して処理を進めるか、原
因が除去できない場合には、全数測定後に処理ロットの
判定を行うことになる。また、テスト異常停止のまま不
良マーキング工程(図13の8305)に持ち込まれる
ことを防止するには、ホストコンピュータ100が置換
率異常を判断した時に、そのウエハエンド信号(図7の
ステップ8009)に基づく該当スロットのMAP情報
に対し、エラーが発生したことを記録することと、以降
の説明にあるマーキングフローでMAPデータ122を
オープンし、エラーの有無を確認することにより、実現
可能である。
【0093】実際の運用では、処理ロット700の進捗
管理を行い、正常終了時には工程を進め、異常終了時に
は該当工程で止める操作をする方法が採用される。
【0094】抜取りによる最終ウエハテスト(図13の
8304)が終了した処理ロット700は、上記の3枚
抜取り例では、ホストコンピュータ100に記録したマ
ーキングに使用するMAPデータ(Final)122
は、スロット1とスロット13とスロット25の3枚の
みであり、不足する未測定のスロットの情報は、MAP
データ(Redun)121から準備する。
【0095】図9は、本発明の一実施例におけるマーキ
ングの処理フローを示す流れ図である。ここで、図13
に示したウエハテスト工程フローのうち、抜取りによる
最終ウエハテスト(図13の8304)までが完了した
処理ロット700は、不良マーキング工程(8305)
にてマーキング開始がなされる(ステップ8601)。
まずMAPデータの合成を行う(ステップ8602)。
【0096】図12は、本発明の一実施例におけるMA
Pデータを合成する処理フローを示す流れ図である。
【0097】図12を参照して、MAPデータの合成開
始すると(ステップ8501)、前記の抜取りでの最終
ウエハテスト(図13の8304)で取得したMAPデ
ータ(Final)122と、該当ロットのリダンダン
シウエハテスト(図13の8302)で取得したMAP
データ(Redun)121と、テンポラリで使用する
データファイル125と、SLOTデータ123をそれ
ぞれオープン(open)し(ステップ8502)、フ
ァイル操作が可能となる状態にする。この時、テンポラ
リデータは、新規ファイルとする。
【0098】次に、MAPデータ(Final)122
のヘッダ情報をテンポラリデータへ複写する(ステップ
8503)。MAPデータ合成開始を行うスロット変数
を1とする(ステップ8504)。
【0099】SLOTデータ123から処理ロット70
0であるウエハキャリア1500上のウエハが存在して
いるか否かを判断し、ウエハが存在しない場合には(ス
テップ8505のno分岐)、ファイル操作を何もせず
にスロット変数を+1し(ステップ8506)、ここで
スロット変数が“26”未満で無い場合には(ステップ
8507のno分岐)、記録ファイルをクローズし(ス
テップ8515)、MAPデータ(Final)122
ファイルの名前を別名とし(ステップ8516)、テン
ポラリデータファイルの名前を前記別名に変える前のM
APデータ(Final)122ファイルの名前に変更
し(ステップ8517)、MAPデータの合成を終了す
る(ステップ8618)。
【0100】また、スロット変数が“26”未満である
場合には(8507のyes分岐)、ウエハが存在して
いるか否かを判定するステップ8505に戻る。
【0101】ウエハが存在する場合には(ステップ85
05のyes分岐)、最終ウエハテストでのテスト結
果、即ち、該当スロットでのMAPデータが存在するか
否かを判断し(ステップ8508)、存在している場合
には(ステップ8508のyes分岐)、最終ウエハテ
スト(図13の8304)で取得したMAPデータ(F
inal)122の該当スロットでのテスト結果を読取
る(ステップ8509)。一方、テスト結果が存在して
いない場合には(ステップ8508のno分岐)、リダ
ンダンシウエハテスト(図13の8302)で取得した
MAPデータ(Redun)121の該当スロットでの
テスト結果を読取り(ステップ8510)、テスト結果
が不良となっているが、トリミング工程(図13の83
03)、即ち冗長セルに置き換えれば良品になることを
予測した結果(「トリミングによる良品予測BIN」)
が記録されている場合、前記の読取ったデータ上の不良
判定を良品判定に置換える(ステップ8511)。これ
を図4を参照して説明すると、結果である“FAIL”
という文字列を“PASS”に、各チップ単位で置換え
ることになる。なお、「トリミングによる良品予測BI
N」は、予めどの位置にするか決定しているものとす
る。
【0102】読取った測定結果をテンポラリデータ12
5に追記する(ステップ8512)。スロット変数を+
1し(ステップ8513)、ここでスロット変数が“2
6”未満である場合には(ステップ8514のyes分
岐)、ウエハが存在しているか否かを判断するステップ
8505に戻る。
【0103】また、スロット変数が“26”未満で無い
場合には(ステップ8514のno分岐)、記録ファイ
ルをクローズし(ステップ8515)、MAPデータ
(Final)122のファイルの名前を別名にし(ス
テップ8516)、テンポラリデータファイルの名前を
前記別名に変える前のMAPデータ(Final)12
2のファイル名に変更し(ステップ8517)、MAP
データの合成を終了する(ステップ8518)。ここで
図9の説明に戻る。
【0104】マーキングプローバ500は、前記合成し
たMAPデータ(Final)122をホストコンピュ
ータ100の磁気記録装置120からバス140と通信
I/F130と通信線203を経由して読取る(ステッ
プ8603)。
【0105】処理ロット700であるウエハキャリア1
500の最初のマーキングウエハ1501をロードし
(ステップ8604)、MAPデータ(Final)1
22に記録されているチップごとの良否結果により、
「不良」ならば該当チップにインクを打点しマーキング
を行う(ステップ8605)。
【0106】次に、マーキングプローバ500では、次
のマーキング対象チップに移動し(ステップ860
6)、ウエハ1501上のチップの全てがマーキング終
了しているか否かの判定を行い(ステップ8607)、
全チップ終了していない場合には、ステップ8005の
インクマーキングの処理に戻り、全チップ終了している
場合には、ウエハ1501をウエハキャリア1500に
戻し(ウエハアンロード)(ステップ8608)、ウエ
ハエンド信号をマーキングプローバ500からホストコ
ンピュータ100に対して通信線203を経てウエハエ
ンドしたことを通知する(ステップ8609)。ここ
で、マーキングプローバ500は、ウエハキャリア15
00に収納されているウエハ1501〜1525の全て
のウエハがマーキング終了しているか否かの判定を行い
(ステップ8610)、全ウエハ終了していない場合に
は、ステップ8604のウエハロードの処理に戻り、全
ウエハ終了している場合には、マーキング処理を終了す
る(ステップ8611)。
【0107】以上のマーキング処理では、1ロットのM
APデータ、(Final)122をマーキングプロー
バ500に読取るとは限らず、プローバによっては1枚
のMAPデータ、即ち、MAPデータ(Final)1
22のうち−部しか一次保管できない場合、ホストコン
ピュータ100とマーキングプローバ500のそれぞれ
の制御ソフトウエハ間で、1枚ずつMAPデータを送信
しながらマーキング処理すればよい。
【0108】不良マーキング工程(図13の8305)
が終了した処理ロット700は、後工程へ送り出さえる
(図13の8306)。
【0109】
【発明の効果】以上説明したように、本発明によれば、
ウエハテスト工程において、高額なICテスタやウエハ
プローバの投資を削減することを可能とし、且つ、製品
出荷までの期間を短縮することも可能とし、この結果、
半導体メモリ装置のコスト低減を達成する、という効果
を奏する。
【0110】その理由は、本発明においては、最終ウエ
ハテストにおいて、一部分のウエハの抜き取り検査を行
うことにより、全数検査と変わらない検査結果を提供す
るため、検査処理を短縮したことによる。
【図面の簡単な説明】
【図1】本発明の一実施例の構成を示す図である。
【図2】本発明の一実施例を説明するための図であり、
MAPデータの保存イメージを示す図である。
【図3】本発明の一実施例を説明するための図であり、
MAPデータ構造を示す図である。
【図4】図3を説明するためのMAPデータとウエハ上
のチップとの関係を示す図である。
【図5】本発明の一実施例を説明するための図であり、
SLOTデータ構造を示す図である。
【図6】図5を説明するためのSLOTデータ詳細内容
を示す図である。
【図7】本発明の一実施例における抜取りテストフロー
を示す図である。
【図8】本発明と従来の実施例の説明におけるテストフ
ローを示す図である。
【図9】本発明の一実施例におけるマーキングフローを
示す図である。
【図10】本発明の一実施例における抜取りスロット決
定フローを示す図である。
【図11】本発明の一実施例におけるSLOTデータ作
成フローを示す図である。
【図12】本発明の一実施例におけるMAPデータ合成
フローを示す図である。
【図13】本発明と従来の実施例の説明におけるウエハ
テスト工程フローを示す図である。
【図14】本発明と従来の実施例の説明におけるウエハ
テスト工程のウエハの荷姿を示す図である。
【図15】従来の構成を示す図である。
【符号の説明】
1 オペレータ 2 オペレータの「操作」を示す矢印 100 ホストコンピュータ 110 CPU 120 磁気記録装置 121 リダンダンシテストで取得の「MAPデータ」 122 最終テストで取得の「MAP」データ 123 キャリアの各スロットの状態を示す「SLOT
データ」 124 処理ロットの履歴を保存する「LOTデータベ
ース」 126 テンポラリデータ 130 SLOTデータ 140 CPUと磁気記録装置などを接続する「BU
S」 150 ホストコンピュータの動作を制御する「処理プ
ログラム」 160 端末を接続するための「制御I/F」 161 端末 201 ICテスタをホストコンピュータに接続するた
めの「通信線」 202 測定プローバをホストコンピュータに接続する
ための「通信線」 203 マーキングプローバをホストコンピュータに接
続するための「通信線」 211 端末をホストコンピュータに接続するための
「接続線」 300 ICテスタ 310 ICテスタを制御する「CPU」 400 測定プローバ 410 測定プローバを制御する「CPU」 500 マーキングプローバ 510 マーキングプローバを制御する「CPU」 601 ICテスタと測定プローバとの通信を行うため
の「通信線」 700 処理ロット 1211〜1214 リダンダンシテストで取得した各
処理ロットの「MAPデータ」 1221〜1224 最終テストで取得した各処理ロッ
トの「MAPデータ」 1231〜1238 全てのテスト工程で取得した書く
処理ロットの「SLOTデータ」 1500 ウエハキャリア 1501〜1525 ウエハ 1600 スロット 1601 第1スロット 8001〜8013 抜取りテストフローの内容 8101〜8110 テストフローの内容 8201〜8240 抜取りスロット決定フローの内容 8301〜8306 ウエハテスト工程のステップ名称 8401〜8416 SLOTデータ作成フローの内容 8501〜8518 MAPデータ合成フローの内容 8601〜8611 マーキングフローの内容

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項1】ホストコンピュータと、プローバ装置、及
    びICテスタの制御コンピュータ同士がネットワークに
    より接続され、半導体記憶装置のウエハテストを行うテ
    スト方法において、 前記ホストコンピュータは、前記プローバ装置から処理
    ロットの測定結果を受領し、テスト工程別に測定結果を
    保存する手段と、 処理ロットのうち最終ウエハテストで非測定ウエハとな
    ったウエハについては、リダンダンシウエハテストで取
    得した測定結果を、最終ウエハテストで取得した測定結
    果に加え、処理ロットの全ウエハの情報とする手段と、 リダンダンシウエハテストの測定結果では、冗長セルに
    置き換えれば良品になると予測したチップに対しては最
    終ウエハテストでも「良」と判断し、それ以外は「不
    良」と判断する手段と、を有し、 処理ロットの全ウエハの情報となる合成された良否結果
    をプローバ装置に通知することにより、不良マーキング
    処理を行う、ことを特徴とする半導体ウエハ装置のテス
    ト方法。
  2. 【請求項2】前記最終ウエハテストでは、各チップの良
    否結果が、リダンダンシウエハテストでの予想良否結果
    と、予め定められた所定の一致率となる計算処理を、各
    ウエハ測定終了単位で行う手段を有し、 リダンダンシウエハテストで「良」と判定したチップが
    最終ウエハテストにて「良」と一致する率が前記所定の
    一致率よりも低い場合は、処理ロットとして抜取りテス
    ト不可と判定する手段と、 前記プローバ装置に置換率異常を通知する手段と、を有
    し、 抜き取りテスト不可の判定を行った際に、リダンダンシ
    ウエハテストの測定結果を最終ウエハテストの測定結果
    に加えることを抑制する、ことを特徴する請求項1記載
    の半導体ウエハ装置のテスト方法。
  3. 【請求項3】最終ウエハテストの前に、ウエハキャリア
    を抜取り枚数と同一の数字となるブロック分けを行い、 スロット番号の小さいブロックでは、ウエハの存在する
    最も小さいスロット番号を処理対象ウエハとし、 スロット番号の大きいブロックでは、ウエハの存在する
    最も大きいスロット番号を処理対象ウエハとし、 中間のスロットのブロックでは、ブロックの中でウエハ
    の存在する最も中央に近いスロット番号を処理対象ウエ
    ハとする手段を有し、 処理ロットにおけるウエハの有無は、リダンダンシウエ
    ハテストの測定結果から、測定しているウエハは「ウエ
    ハ有り」、測定していないウエハは「ウエハ無し」、と
    判定する手段と、 前記コンピュータ装置にオペレータがウエハの有無情報
    を入力する手段と、 を有し、 処理ロットにウエハが抜けているスロットが存在して
    も、自動で抜取りスロットを決定する、ことを特徴とす
    る請求項1記載の半導体ウエハ装置のテスト方法。
  4. 【請求項4】ホストコンピュータと、プローバ装置、及
    びICテスタの制御コンピュータ同士がネットワークに
    より接続され、半導体記憶装置のウエハテストを行うテ
    スト方法において、 最終ウエハテスト工程において、まず抜き取りスロット
    を決定し、最終ウエハテスト工程で測定したウエハの良
    品数を、リダンダンシウエハテストで測定した同一スロ
    ットの1枚の良品数及び良品予測数の和で除した比が予
    め定めた規定値以上の時、次の抜き取りスロットの最終
    ウエハテストを行い、前記比が前記規定値に達していな
    い時は、抜き取りテストを停止させ、 前記ホストコンピュータは、前記抜き取りでの最終ウエ
    ハテストで取得したMAPデータと、前記抜き取りスロ
    ットを含むロットのリダンダンシウエハテストで取得し
    たMAPデータと、からMAPデータを合成して前記プ
    ローバ装置に送出し、不良マーキング処理を行う、こと
    を特徴とする半導体ウエハ装置のテスト方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6446021B1 (en) * 1998-02-27 2002-09-03 Micron Technology, Inc. Method and apparatus to display processing parameter
KR100303321B1 (ko) * 1999-05-20 2001-09-26 박종섭 반도체 라인 자동화 시스템에서의 오류발생 로트 제어 장치 및그 방법
JP2002076087A (ja) 2000-08-31 2002-03-15 Mitsubishi Electric Corp 抜き取り検査管理システム
JP4063206B2 (ja) * 2003-12-03 2008-03-19 株式会社デンソー 半導体製造方法
JP2012099603A (ja) * 2010-11-01 2012-05-24 Elpida Memory Inc ウェハテスト装置、ウェハテスト方法およびプログラム

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60254626A (ja) * 1984-05-30 1985-12-16 Sharp Corp ウエハテスト方法
JP2677500B2 (ja) * 1992-12-17 1997-11-17 三星電子株式会社 リダンダンシ回路を備えた半導体装置のウェーハ検査方法
US5399505A (en) * 1993-07-23 1995-03-21 Motorola, Inc. Method and apparatus for performing wafer level testing of integrated circuit dice
JPH0817198A (ja) * 1994-06-28 1996-01-19 Mitsubishi Denki Semiconductor Software Kk フラッシュメモリのテスト方法

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