JPS5979170A - 試験装置 - Google Patents
試験装置Info
- Publication number
- JPS5979170A JPS5979170A JP57188722A JP18872282A JPS5979170A JP S5979170 A JPS5979170 A JP S5979170A JP 57188722 A JP57188722 A JP 57188722A JP 18872282 A JP18872282 A JP 18872282A JP S5979170 A JPS5979170 A JP S5979170A
- Authority
- JP
- Japan
- Prior art keywords
- program
- test
- numbers
- tester
- defective
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2832—Specific tests of electronic circuits not provided for elsewhere
- G01R31/2834—Automated test systems [ATE]; using microprocessors or computers
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体集積回路等の試験装置に関するものであ
る。
る。
近年の半導体集積回路の集積度や高機能化の進歩は著し
く、これに伴ないその試験装置（以下テスタと称する）
も高機能化、高性能化、複雑化し非常に高価なものとな
っている。従ってテスタは平均故障間隔時間の大きいこ
と、平均修復時間の小さいこと、つまシ高稼動が要求さ
れる。しかしながら前述したような高機能化、高性能化
、複雑化に伴なってテスタの使用部品が多くなり、当然
ながら故障頻度が高くなる。
く、これに伴ないその試験装置（以下テスタと称する）
も高機能化、高性能化、複雑化し非常に高価なものとな
っている。従ってテスタは平均故障間隔時間の大きいこ
と、平均修復時間の小さいこと、つまシ高稼動が要求さ
れる。しかしながら前述したような高機能化、高性能化
、複雑化に伴なってテスタの使用部品が多くなり、当然
ながら故障頻度が高くなる。
従来より、テスタが正常か否かを判断すべく、定期的に
試１験歩留りの異常発生のときに、あるいは被試験物の
不良が連続的に発生した時などに予防的な保守を目的と
してテスタ自身の自己診断によシ各種機能や性能の点検
がなされ、通常この点検はテスクを保有する全ての機能
について実施される。
試１験歩留りの異常発生のときに、あるいは被試験物の
不良が連続的に発生した時などに予防的な保守を目的と
してテスタ自身の自己診断によシ各種機能や性能の点検
がなされ、通常この点検はテスクを保有する全ての機能
について実施される。
しかしながら、被試験物を試験する為に、テスタの保有
する全ての機能が使用されることは稀である。例えば、
６４ピン構成のテスタに於いて、２８ビンの被試験物を
試験する場合、残りの３６ビンについては使用されない
が、テスタの自己診断の結果、これら６４ビン中のどの
ピンに不良があってもテスタからはアラームが発生され
て原則的には全ての品種の被試験物が試験不可と判断さ
れテスタの修理の為稼動停止となる。しかし仮りに自己
診断の結果、被試験物の試験プログラム内で使われてい
る前記２８ピン内に不良があっても、残りのピンが良な
らば、前記不良ピンに関する全ての制御及び条件設定等
のプログラム内容を他の良なるピンに置き換え、且つ被
試験物とピン間の接続も切り換えれば前記２８ピンの被
試験物も試験可能となる。このような操作は作業者でも
基本的には可能であるが、テスタや被試験物の試験プロ
グラムに関する専門的な知識を必要とし、又多品種に渡
る被試験物ケ考えだ場合や無人化運転等を考慮すると種
々障害がある。
する全ての機能が使用されることは稀である。例えば、
６４ピン構成のテスタに於いて、２８ビンの被試験物を
試験する場合、残りの３６ビンについては使用されない
が、テスタの自己診断の結果、これら６４ビン中のどの
ピンに不良があってもテスタからはアラームが発生され
て原則的には全ての品種の被試験物が試験不可と判断さ
れテスタの修理の為稼動停止となる。しかし仮りに自己
診断の結果、被試験物の試験プログラム内で使われてい
る前記２８ピン内に不良があっても、残りのピンが良な
らば、前記不良ピンに関する全ての制御及び条件設定等
のプログラム内容を他の良なるピンに置き換え、且つ被
試験物とピン間の接続も切り換えれば前記２８ピンの被
試験物も試験可能となる。このような操作は作業者でも
基本的には可能であるが、テスタや被試験物の試験プロ
グラムに関する専門的な知識を必要とし、又多品種に渡
る被試験物ケ考えだ場合や無人化運転等を考慮すると種
々障害がある。
従って本発明は、以上のような事がらを改善しテスタの
高琢！１山を目的としたものである。
高琢！１山を目的としたものである。
以下図面を参照して本発明について説明する。
第１図ｔ」１、本発明によるテスタの一実施例を示すも
ので、１はテスタの制御部で、ミニコンピユータやマイ
クロコンピュータ等で構成され、２はギーボードディス
プレイ、１０は’ｔｉ制御部の中央処理装置（ＣＰＵ）
、１２は記憶部、１１はインターフェイス、３〜７はテ
スクの６樟・能部で、３はパターン発生部、４はタイミ
ング発生部、５は直流パラメータ測定ユニット、６は被
試験物用電源部、７はピンエレクトロニクス部、又、８
はパターン発生部３からのパターン信号をどのピンエレ
クトロニクスに接続するかを決めるパターン信選択回路
部（ピンマトリックス部）で、これら３〜７の゛各機能
部及び８のピンマ） ＩＪックス部はＣＰＵｌ０によっ
て、インターフェイスｌｉ′ｆ：介して１６制御され被
試験′吻９の試験がなされる。記１意部１２にはテスタ
の自己診断プログラム１４が記憶されており定量的に、
試験番留りの異乱発生時に、あるいは被試験物の不良が
連続的に発生した時などに、ＣＰｔＪｌｏによって３〜
７の各機能部を制御して自己診断を行ないその点検結果
を格納部１５に格納する。つまりパターン発生部３内で
はビット番号、タイミング発生部４内ではタイミング発
生ユニット番号、直流パラメータ測定ユニット５内では
ユニット番号、被試験物用電源部６内では電源番号、及
びピンエレクトロニクス部ではピン番号等が点検結果の
良２否別にテーブル形式で格納部１５に格納される。被
試験物の試験グログジム１３を記憶部１２に格納する時
、又は前記記憶部１２に格納した後、疑似的に前記試験
プログラム１３を走行させて、該プログラム内で前記各
機能部を使用している時、その使用機能内の前述した番
号と前記格納部１５内の不良機能テーブルとを照合し、
一致する番号があった場合、その機能内のユニット番号
等は使用不可である為、前記格納部１５内の良機能テー
ブルを参照し、同一機能部内に置換可能なユニット番号
等があるか否かを判断し、可の場合には試験プログラム
１３内の該当するプログジム内容を変更する。この時、
置換する前に使用していた番号の機能部に設定すべき試
験条件や制御等のプログラム情報を置換後の番号にも設
定できるようにプログラムの内容が変更される。以上の
照合からプログラム変更までの一連の処理はＣＰＵｌ０
にて自動的になされる。さらにピンエレクトロニクス部
に於ける本発明の一実施例を第２図を参照して説明する
と、第２図け６４ビン構成のテスタで２８ピンの被試験
物を試験する場合の一実施例で、図中Ｐ１〜Ｐ６４はテ
スタフィラスチャーボード上の測定端子金、又）’ＡＴ
１〜ＰＡＴ６４はパターン発生部３から発生されるパタ
ーン信号を、ＲＬＩ〜Ｒ，Ｌｌｌは例えばメカニカルな
リレーを表わしている。第２図のような構成では通常試
験プログラムはパターン信号−１（ＦＡＴ−１’）は１
ピンのピンエレクトロニクス７ａに、パターン信号−２
（ＦＡＴ−２）ｉｄ３ ピンのピンエレクトロニクス７
Ｃに、パターン信号−３（ＦＡＴ−３）は５ピンのピン
エレクトロニクス７ｅに電気的に接続されるようにピン
マトリックス８のｔｌｉ制御を、又、１ビンのピンエレ
クトロニクス７ａは測定端子１（Ｐｌ）に、３ピンのピ
ンエレクトロニク、１．７ Ｃハ測定端子３（Ｐ３）に
、ビンエレクロニクス７ｅは測定端子５（Ｐ５）に接続
されるように、リレー几、Ｔ、１．ＲＬ３．ＲＬ５は導
通（以下ＯＮと称する）に、他のリレーは非導通（以下
ＯＦＦと称する）に図示しないリレー’４制御回路にて
制御されるようプログラムされでおり、テスタが正常な
らは、このプロクラムの１・徒で被試験物９の試験は可
能である。今、テスタの目己診…［の結果、′ρりえば
１ビンのピンエレクトロニクス７ａが不良ならは、被試
験物のオリジナルな試験プログラムは、測定端子１（Ｐ
Ｉ）のラインに対して、リレーＲＬ １を０１ｉ”Ｆｌ
）口ヨ２及び１ｔＬ７をＯＮに制御するように、又パタ
ーン信号−１（ＦＡＴ−１）がピンエレクトロニクス７
ｂに′ｉ：気的に接続すべくパターン信号選択回路８を
制御するように変更され、被試験物の試験かり能となる
。
ので、１はテスタの制御部で、ミニコンピユータやマイ
クロコンピュータ等で構成され、２はギーボードディス
プレイ、１０は’ｔｉ制御部の中央処理装置（ＣＰＵ）
、１２は記憶部、１１はインターフェイス、３〜７はテ
スクの６樟・能部で、３はパターン発生部、４はタイミ
ング発生部、５は直流パラメータ測定ユニット、６は被
試験物用電源部、７はピンエレクトロニクス部、又、８
はパターン発生部３からのパターン信号をどのピンエレ
クトロニクスに接続するかを決めるパターン信選択回路
部（ピンマトリックス部）で、これら３〜７の゛各機能
部及び８のピンマ） ＩＪックス部はＣＰＵｌ０によっ
て、インターフェイスｌｉ′ｆ：介して１６制御され被
試験′吻９の試験がなされる。記１意部１２にはテスタ
の自己診断プログラム１４が記憶されており定量的に、
試験番留りの異乱発生時に、あるいは被試験物の不良が
連続的に発生した時などに、ＣＰｔＪｌｏによって３〜
７の各機能部を制御して自己診断を行ないその点検結果
を格納部１５に格納する。つまりパターン発生部３内で
はビット番号、タイミング発生部４内ではタイミング発
生ユニット番号、直流パラメータ測定ユニット５内では
ユニット番号、被試験物用電源部６内では電源番号、及
びピンエレクトロニクス部ではピン番号等が点検結果の
良２否別にテーブル形式で格納部１５に格納される。被
試験物の試験グログジム１３を記憶部１２に格納する時
、又は前記記憶部１２に格納した後、疑似的に前記試験
プログラム１３を走行させて、該プログラム内で前記各
機能部を使用している時、その使用機能内の前述した番
号と前記格納部１５内の不良機能テーブルとを照合し、
一致する番号があった場合、その機能内のユニット番号
等は使用不可である為、前記格納部１５内の良機能テー
ブルを参照し、同一機能部内に置換可能なユニット番号
等があるか否かを判断し、可の場合には試験プログラム
１３内の該当するプログジム内容を変更する。この時、
置換する前に使用していた番号の機能部に設定すべき試
験条件や制御等のプログラム情報を置換後の番号にも設
定できるようにプログラムの内容が変更される。以上の
照合からプログラム変更までの一連の処理はＣＰＵｌ０
にて自動的になされる。さらにピンエレクトロニクス部
に於ける本発明の一実施例を第２図を参照して説明する
と、第２図け６４ビン構成のテスタで２８ピンの被試験
物を試験する場合の一実施例で、図中Ｐ１〜Ｐ６４はテ
スタフィラスチャーボード上の測定端子金、又）’ＡＴ
１〜ＰＡＴ６４はパターン発生部３から発生されるパタ
ーン信号を、ＲＬＩ〜Ｒ，Ｌｌｌは例えばメカニカルな
リレーを表わしている。第２図のような構成では通常試
験プログラムはパターン信号−１（ＦＡＴ−１’）は１
ピンのピンエレクトロニクス７ａに、パターン信号−２
（ＦＡＴ−２）ｉｄ３ ピンのピンエレクトロニクス７
Ｃに、パターン信号−３（ＦＡＴ−３）は５ピンのピン
エレクトロニクス７ｅに電気的に接続されるようにピン
マトリックス８のｔｌｉ制御を、又、１ビンのピンエレ
クトロニクス７ａは測定端子１（Ｐｌ）に、３ピンのピ
ンエレクトロニク、１．７ Ｃハ測定端子３（Ｐ３）に
、ビンエレクロニクス７ｅは測定端子５（Ｐ５）に接続
されるように、リレー几、Ｔ、１．ＲＬ３．ＲＬ５は導
通（以下ＯＮと称する）に、他のリレーは非導通（以下
ＯＦＦと称する）に図示しないリレー’４制御回路にて
制御されるようプログラムされでおり、テスタが正常な
らは、このプロクラムの１・徒で被試験物９の試験は可
能である。今、テスタの目己診…［の結果、′ρりえば
１ビンのピンエレクトロニクス７ａが不良ならは、被試
験物のオリジナルな試験プログラムは、測定端子１（Ｐ
Ｉ）のラインに対して、リレーＲＬ １を０１ｉ”Ｆｌ
）口ヨ２及び１ｔＬ７をＯＮに制御するように、又パタ
ーン信号−１（ＦＡＴ−１）がピンエレクトロニクス７
ｂに′ｉ：気的に接続すべくパターン信号選択回路８を
制御するように変更され、被試験物の試験かり能となる
。
以上説明したように、本発明によれば、テスタの自己診
断結果が不良の時でも、その不良内容と被試験物の機能
規模如何によっては、デスクが自動的に該当被試験物の
試験可否の判断や、試験プログラムの笈更を行なりで試
験する為、特に無人化運転に於ける試験装置の高稼動に
その威力を発揮する。
断結果が不良の時でも、その不良内容と被試験物の機能
規模如何によっては、デスクが自動的に該当被試験物の
試験可否の判断や、試験プログラムの笈更を行なりで試
験する為、特に無人化運転に於ける試験装置の高稼動に
その威力を発揮する。
第１図及び第２図は本発明の一実施例を示す図である。
■・・・・・・制御部、２・・・・・・キーボードディ
スプレイ、３・・・・・・パターン発生部、４・・・・
・・タイミング発生部、５・・・・・・直流パラメータ
測定ユニット、６・旧・・被試験物用電源部、７・・・
・・・ピンエレクトロニクス部、７ａ〜７ｈ・・・・・
・ピンエレクトロニクス、８・・川・パターン信号選択
回路部（ピンマトリックス部）、９・・・・・・被試験
物、１０・・印・中央処理装置、１１・・・・・・イン
ターフェイス、１２・・・・・・記憶部、１３・・川・
試験プログラム、１４・・川・自己診断プログラム、１
５・・・・・・情報の格納部、１６・・印・テストフィ
クスチャーボードである。 第Ｉ図 ５ 羊２回
スプレイ、３・・・・・・パターン発生部、４・・・・
・・タイミング発生部、５・・・・・・直流パラメータ
測定ユニット、６・旧・・被試験物用電源部、７・・・
・・・ピンエレクトロニクス部、７ａ〜７ｈ・・・・・
・ピンエレクトロニクス、８・・川・パターン信号選択
回路部（ピンマトリックス部）、９・・・・・・被試験
物、１０・・印・中央処理装置、１１・・・・・・イン
ターフェイス、１２・・・・・・記憶部、１３・・川・
試験プログラム、１４・・川・自己診断プログラム、１
５・・・・・・情報の格納部、１６・・印・テストフィ
クスチャーボードである。 第Ｉ図 ５ 羊２回
Claims (1)
- 半導体集積回路等の試験装置で、前記試験装置の自己診
断結果が不良の場合に於いて、前記自己診断結果の不良
の機能項目と被試験物の試験プログラムで使われている
機能項目の照合手段と、該照合結果が一致していて、且
つ前記試験プログラムで使われている機能項目が他で置
換可能か否かを判断する手段と、該判断結果で可の時に
前記試験プログラムを試験実行前に自動的に変更する手
段を備えだ試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57188722A JPS5979170A (ja) | 1982-10-27 | 1982-10-27 | 試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57188722A JPS5979170A (ja) | 1982-10-27 | 1982-10-27 | 試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5979170A true JPS5979170A (ja) | 1984-05-08 |
Family
ID=16228632
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57188722A Pending JPS5979170A (ja) | 1982-10-27 | 1982-10-27 | 試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5979170A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5067099A (en) * | 1988-11-03 | 1991-11-19 | Allied-Signal Inc. | Methods and apparatus for monitoring system performance |
| US5099436A (en) * | 1988-11-03 | 1992-03-24 | Allied-Signal Inc. | Methods and apparatus for performing system fault diagnosis |
| JPH0613626U (ja) * | 1992-07-23 | 1994-02-22 | 株式会社システムコミュニケーションズ | 簡易陳列台 |
| JP2010101771A (ja) * | 2008-10-24 | 2010-05-06 | Yokogawa Electric Corp | 半導体試験装置、半導体試験方法および半導体試験プログラム |
-
1982
- 1982-10-27 JP JP57188722A patent/JPS5979170A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5067099A (en) * | 1988-11-03 | 1991-11-19 | Allied-Signal Inc. | Methods and apparatus for monitoring system performance |
| US5099436A (en) * | 1988-11-03 | 1992-03-24 | Allied-Signal Inc. | Methods and apparatus for performing system fault diagnosis |
| JPH0613626U (ja) * | 1992-07-23 | 1994-02-22 | 株式会社システムコミュニケーションズ | 簡易陳列台 |
| JP2010101771A (ja) * | 2008-10-24 | 2010-05-06 | Yokogawa Electric Corp | 半導体試験装置、半導体試験方法および半導体試験プログラム |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5568408A (en) | Automatic repair data editing system associated with repairing system for semiconductor integrated circuit device | |
| KR100493058B1 (ko) | 소켓 이상 유무를 실시간으로 판단하는 반도체 소자의전기적 검사방법 | |
| US3851161A (en) | Continuity network testing and fault isolating | |
| KR19990013738A (ko) | Ｉｃ시험장치 및 방법 | |
| US7254757B2 (en) | Flash memory test system and method capable of test time reduction | |
| US4551837A (en) | High speed operational recurring signature evaluator for digital equipment tester | |
| JPS5979170A (ja) | 試験装置 | |
| KR100245795B1 (ko) | 테스트의 동작 오류 검사 방법 | |
| US6198274B1 (en) | IC testing apparatus | |
| JPH0574909A (ja) | ウエハテスト方法 | |
| US6181615B1 (en) | Circuitry, apparatus and method for embedding quantifiable test results within a circuit being tested | |
| US6101458A (en) | Automatic ranging apparatus and method for precise integrated circuit current measurements | |
| JP2956663B2 (ja) | 半導体ウエハ装置のテスト方法 | |
| KR100505661B1 (ko) | 반도체 테스트 장치 및 그 구동방법 | |
| JPH0572245A (ja) | プローブ接触状態判別装置 | |
| JP2822738B2 (ja) | 半導体ｉｃの検査方法 | |
| JP2000322898A (ja) | 半導体集積回路装置 | |
| JPS6246542A (ja) | ウエ−ハテストシステム | |
| KR100546955B1 (ko) | 반도체 기억 장치와 그 시험 방법 및 시험 장치 | |
| JP2002156404A (ja) | 半導体測定方法及び半導体測定装置 | |
| JP2808988B2 (ja) | メモリーｉｃ試験システム | |
| JPH03267779A (ja) | 集積回路試験装置 | |
| JP2888999B2 (ja) | 半導体集積回路の検査装置 | |
| JP2005300351A (ja) | 半導体試験装置および半導体試験方法 | |
| KR20060100852A (ko) | 스마트 카드 칩을 위한 테스트 장치 및 그 방법 |