KR20060100852A - 스마트 카드 칩을 위한 테스트 장치 및 그 방법 - Google Patents

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Abstract

본 발명은 스마트 카드 칩들을 구비하는 웨이퍼의 소팅 테스트 시, 각 칩에 대한 정보를 생성, 기입하여 공정 사고를 미연에 방지하는 테스트 장치 및 그 방법에 관한 것이다. 테스트 장치는 제 1 소트 테스트 시, 각 칩에 대한 정보를 해당 칩의 사용자 메모리 영역에 생성, 기입한다. 칩에 대한 정보는 웨이퍼 로트 ID, 웨이퍼 번호 및 칩 좌표 정보를 포함하며, 후속 공정에서도 적용 가능하도록 단일 정보로 저장된다. 따라서 테스트 장치는 제 1 소트 테스트시 생성, 저장된 칩에 대한 정보를 이용하여 후속 테스트 공정에서 이용함으로써, 작업자 또는 설비 오류로 인하여 웨이퍼 캐리어에 로딩된 웨이퍼가 공정 진행 순서에 맞지 않거나, 칩의 위치가 쉬프트되는 경우에 발생 가능한 공정 사고를 미연에 방지한다.
반도체 제조 설비, 테스트 장치, 웨이퍼, 스마트 카드 칩, 소팅 테스트

Description

스마트 카드 칩을 위한 테스트 장치 및 그 방법{TEST APPARATUS FOR SMART CARD CHIPS AND TESTING METHOD OF THE SAME}
도 1은 일반적인 스마트 카드 칩의 테스트 공정을 나타내는 흐름도;
도 2는 본 발명에 따른 스마트 카드 칩들을 소팅 테스트를 위한 반도체 제조 장치의 구성을 개략적으로 도시한 블럭도;
도 3은 본 발명에 따른 스마트 카드 칩의 테스트시 칩의 사용자 메모리 영역을 나타내는 도면; 그리고
도 4는 본 발명에 따른 스마트 카드 칩의 소팅 테스트 공정을 나타내는 흐름도이다.
* 도면의 주요 부분에 대한 부호 설명 *
100 : 반도체 제조 설비 102 : 테스트 장치
104 : 검사부 106 : 제어부
108 : 웨이퍼 로딩부 110 : 웨이퍼 캐리어
112 : 웨이퍼 120 : 사용자 메모리 영역
122 : 웨이퍼 로트 ID 124 : 웨이퍼 번호
126 : 칩 좌표
본 발명은 테스트 장치에 관한 것으로, 좀 더 구체적으로는 스마트 카드 칩의 EDS(Electrical Die Sorting) 공정에서, 각 칩에 대한 테스트 정보를 구비하고 후속 공정에서도 이용 가능하도록 하는 테스트 장치 및 그 방법에 관한 것이다.
스마트 카드(Smart Card)용 칩들을 구비하는 웨이퍼들은 EDS 공정을 통해 각 웨이퍼 및 칩들을 검사한다. 스마트 카드의 특성상 웨이퍼 제품 검사 시, EDS 공정은 테스트 항목에 따라 여러 공정으로 나뉘어 테스트한다. 예를 들어, 제 1 소트(Sort1) 테스트, 제 2 소트(Sort2) 테스트 및 F/D 검사(check) 등으로 나누어 테스트를 실시한다.
도 1을 참조하면, 일반적인 스마트 카드 칩용 웨이퍼의 EDS 공정을 처리하는 테스트 장치는, 단계 S2에서 웨이퍼 캐리어에 로딩된 웨이퍼들에 포함되는 각각의 스마트 카드용 칩들을 순차적으로 제 1 소트 테스트를 실시한다. 단계 S4에서 제 1 소트 테스트 결과를 해당 칩의 사용자 메모리 영역에 기입한다. 예컨대, 제 1 소트 테스트 성공(Sort1 test pass) 또는 제 1 소트 테스트 실패(Sort1 test fail) 여부를 판별할 수 있도록 2 바이트 코드(byte code)의 테스트 정보 '3B6F'를 사용자 메모리 영역에 기입한다.
단계 S6에서 제 1 소트 테스트 정보가 기입되면, 제 2 소트 테스트를 실시한다. 단계 S8에서 제 2 소트 테스트가 완료된 웨이퍼들은 F/D 검사를 실시한다.
이어서 단계 S10에서 제 1 및/또는 제 2 소트 테스트 결과에 대응하여 이상 이 발생되었는지를 판별한다. 판별 결과, 이상이 발생되었으면 이 수순은 단계 S12로 진행하여 제 1 소트 테스트 과정을 재실시하고 단계 S4로 진행한다. 그리고 이상이 발생되지 않으면 이 수순은 단계 S14로 진행하여 정상적인 공정 플로우를 진행한다.
상술한 바와 같이, 종래의 스마트 카드용 칩들을 구비하는 웨이퍼의 EDS 공정에서, 테스트 장치는 제 1 소트 테스트(Sort1 test) 완료 후, 제 1 소트 테스트 성공(Sort1 test pass) 또는 제 1 소트 테스트 실패(Sort1 test fail) 여부를 판별할 수 있도록 단지 2 바이트 코드(byte code) 즉, '3B6F'의 테스트 정보 만을 해당 칩의 사용자 메모리 영역에 기입한다. 이 경우, 단위 칩에 대한 정보는 갖고 있지 않으므로 웨이퍼 내에서 칩의 좌표가 바뀌거나 웨이퍼의 순서가 바뀌는 경우에 대하여 감지할 수가 없는 문제점이 있다.
예를 들어, 웨이퍼 캐리어에 웨이퍼가 공정 진행 순서에 맞지 않게 삽입된 경우 또는 설비 오류로 인해 웨이퍼 내의 첫 번째 칩(first die)이 쉬프트(shift)된 경우에 사용자 메모리 영역에 기입된 테스트 정보와 해당 칩이 일치하지 않게 되어 공정 사고가 발생될 가능성이 있다.
이러한 경우, 후속 공정인 F/D(Fail Detect) 검사 공정에서 테스트 오류가 발견될 수는 있지만, 이미 제 2 소트 테스트가 진행된 후이기 때문에 해당 웨이퍼 또는 칩 제품을 폐기하거나 또는 제 1 소트 테스트부터 다시 테스트해야만 한다. 그 결과, 제품 및 테스트 시간이 손실되어 생산성이 저하된다.
본 발명의 목적은 상술한 문제점을 해결하기 위한 것으로, 테스트 시간 및 제품 손실에 따른 생산성을 향상시키기 위한 테스트 장치 및 그 방법을 제공하는데 있다.
본 발명의 다른 목적은 상술한 문제점을 해결하기 위한 것으로, 웨이퍼 제품의 EDS 공정 진행 시 작업자 오류 또는 설비 오류로 인한 공정 사고를 미연에 방지하기 위한 테스트 장치를 제공하는데 있다.
본 발명의 또 다른 목적은 상술한 문제점을 해결하기 위한 것으로, 웨이퍼 제품의 EDS 공정 진행 시 작업자 오류 또는 설비 오류로 인한 공정 사고를 미연에 방지하기 위한 테스트 방법을 제공하는데 있다.
상술한 목적을 달성하기 위한 본 발명의 테스트 장치는 여러 가지 항목으로 스마트 카드 칩을 테스트하는 테스트 공정시, 최초 테스트에 따른 칩들의 정보를 생성, 기입하는데 그 한 특징이 있다. 이와 같은 특징의 테스트 장치는 후속 공정에서 칩들의 정보를 이용하여 테스트 공정에서 발생되는 공정 사고를 미연에 방지한다.
본 발명의 테스트 장치는, 웨이퍼들이 로딩되는 웨이퍼 로딩부와; 상기 웨이퍼 로딩부에 로딩된 웨이퍼에 구비되는 상기 칩들과 전기적으로 연결되어 상기 칩들을 다수의 항목으로 테스트하는 검사부와; 상기 검사부로부터 상기 칩들의 제 1 소트 테스트시, 상기 제 1 소트 테스트 결과를 받아서 상기 각각의 칩에 대한 정보를 생성하고, 상기 각각의 칩의 사용자 메모리 영역에 상기 칩에 대한 정보를 각각 기입하여, 상기 제 1 소트 테스트의 후속 공정에서 상기 칩에 대한 정보를 이용하여 테스트하는 제어부를 포함한다.
한 실시예에 있어서, 상기 칩에 대한 정보는 상기 각각의 칩에 대한 웨이퍼 로트 아이디(Lot ID) 정보와, 웨이퍼 번호 및 칩의 좌표 정보를 포함하는 것이 바람직하다.
본 발명의 다른 특징은, 스마트 카드용 칩들을 구비하는 웨이퍼들을 테스트하는 테스트 장치의 테스트 방법을 제공하는데 있다. 이 방법에 따르면, 웨이퍼들의 칩들을 제 1 소트 테스트한다. 제 1 소트 테스트 결과에 따른 각각의 칩에 대한 정보를 생성하고, 각각의 칩의 사용자 메모리 영역에 기입한다. 이 칩들을 제 2 소트 테스트한다. 제 2 소트 테스트 결과, 웨이퍼의 칩들이 일반적인 제 2 소트 테스트의 경우보다 낮은 수율이 발생되었는지를 판별한다. 판별 결과, 제 2 소트 테스트 결과가 낮은 수율이면, 제 2 소트 테스트를 다시 실시하고, 그리고 낮은 수율이 아니면, 테스트 오류를 검사한다.
한 실시예에 있어서, 상기 기입하는 단계는 상기 칩의 사용자 메모리 영역에 웨이퍼 로드 아이디(Lot ID) 정보와, 웨이퍼 번호 및 칩 좌표 정보를 각각 기입하는 것이 바람직하다.
다른 실시예에 있어서, 상기 판별하는 단계는 상기 제 2 소트 테스트 시, 현재 테스트 중인 칩의 실제 웨이퍼 번호 및 좌표 정보와, 상기 칩의 상기 사용자 메모리 영역에 저장된 상기 칩에 대한 정보를 독출하여 비교하는 것이 바람직하다.
이하 본 발명의 실시예를 첨부된 도면에 의거하여 상세히 설명한다.
도 2는 본 발명에 따른 스마트 카드 칩들을 소팅 테스트를 위한 반도체 제조 장치의 구성을 개략적으로 도시한 블럭도이다.
도 2를 참조하면, 반도체 제조 장치(100)는 EDS 공정을 처리하기 위해 다수의 웨이퍼(112)가 장착된 웨이퍼 캐리어(110)와, 웨이퍼 캐리어(110)로부터 로딩된 웨이퍼 및 칩의 소팅 테스트를 처리하는 테스트 장치(102)가 연결된다.
테스트 장치(102)는 웨이퍼 로딩부(108)와, 검사부(104) 및 제어부(106)를 포함한다. 웨이퍼 로딩부(108)는 웨이퍼 캐리어(110)로부터 공정 진행에 적합한 순서로 웨이퍼를 로딩한다. 검사부(104)는 제어부(106)의 제어를 받아서 로딩된 웨이퍼를 여러가지 테스트 항목에 따라 칩들을 테스트한다. 예컨대, 스마트 카드 칩들과 전기적으로 연결되어 칩들을 테스트하는 프로버로 구비된다. 그리고 제어부(106)는 웨이퍼 로딩부(108) 및 검사부(104)를 제어하여 테스트 공정을 처리한다.
제어부(106)는 스마트 카드 칩들을 구비하는 웨이퍼(112)의 EDS 공정에서 사용자 오류 또는 공정 설비의 오류로 인하여 발생되는 공정 사고를 미연에 방지하기 위하여, 칩 ID 생성(generate), 칩 ID 정보 기입(write) 및 칩 ID 확인(verify) 과정을 구성하여 처리한다. 즉, 제 1 소트 테스트 완료 시, 각 칩에 대한 정보(이하 '칩 ID 정보'라 한다)를 생성하고, 해당 칩의 사용자 메모리 영역(도 3의 120)에 칩 ID 정보를 각각 기입한다.
그리고 제어부(106)는 후속 테스트 과정 예를 들어, 제 2 소트 테스트 또는 제 3 소트 테스트 시, 먼저 칩 ID 정보를 확인(verify)한 다음, 공정 테스트 시 칩의 상태를 구분하거나 테스트 방법을 차별화하여 처리한다.
여기서 칩 ID 정보는 본 발명의 실시예에 의해 여러 가지 항목에 대응하여 정의된 특정 코드(special code)를 사용한다. 여러 가지 항목에는 칩의 테스트 결과에 대한 칩 상태와, 웨이퍼 로드 ID, 웨이퍼 ID 및 칩의 좌표 정보 등이 포함된다. 칩의 좌표 정보는 해당 웨이퍼에서의 X-Y 좌표 정보를 나타낸다. 칩 ID 정보에 대한 특정 코드의 생성 방법과, 기입 영역 및 그 항목에 대한 내용이 다음의 표 1에 나타내어 있다.
Figure 112005014346546-PAT00001
스마트 카드 칩들의 소팅 테스트 시, 도 3에 도시된 바와 같이, 각 칩의 사용자 메모리 영역에 표 1에 나타낸 칩에 대한 정보를 기입한다. 예를 들어, 사용자 메모리 영역(120)은 스마트 카드 칩의 메모리 장치(EEPROM)에 구비된다. 그리고 칩에 대한 정보는 웨이퍼의 로트 ID(122), 웨이퍼 번호(124) 및 칩 좌표(126) 등을 포함한다. 이들 정보(122 ~ 126)들은 각각 2 바이트 크기로 저장된다. 이 때, 칩에 대한 정보들을 표 2에 나타낸 코드 변환표를 이용하여 16 진수 데이터로 변환하여 기입한다.
Figure 112005014346546-PAT00002
따라서 본 발명의 테스트 장치(102)는 EDS 공정에서 각 테스트 공정 진행시, 칩에 대한 정보를 독출하여 해당 웨이퍼 및 칩과, 칩에 대한 정보를 비교함으로써, 종래 기술의 문제점에 의해 발생되는 공정 사고를 미연에 방지한다.
계속해서 도 4는 본 발명에 따른 스마트 카드 칩의 소팅 테스트 공정을 나타내는 흐름도이다. 이 수순은 테스트 장치(102)의 제어부(106)가 처리하는 프로그램으로, 이 프로그램은 테스트 장치(102)의 저장 장치(미도시됨)에 구비된다.
도 4를 참조하면, 테스트 장치(102)는 단계 S150에서 웨이퍼 캐리어(110)에 로딩된 웨이퍼(112)들을 제 1 소트 테스트한다. 단계 S152에서 제 1 소트 테스트 결과에 따른 칩 ID 정보를 사용자 메모리 영역(120)에 기입한다. 사용자 메모리 영역(120)의 특정 어드레스로부터 웨이퍼 로드(Lot) ID(122)와, 웨이퍼 번호(124) 및 해당 웨이퍼에서의 칩 좌표 정보(126)를 각각 2 바이트 크기로 순차적으로 기입, 저장한다. 이 때, 제 1 소트 테스트 시, 칩 ID 정보가 명확하게 기록되어야 하며, 제 1 소트 테스트의 중간에 테스트 실패(fail)된 칩은 특정 코드가 기입되지 않게 되며, 이후의 모든 테스트에서 제외된다.
단계 S154에서 제 2 소트 테스트를 실시한다. 제 2 소트 테스트 시, 테스트 장치는 현재 칩의 웨이퍼 번호와 좌표 정보를 구하고, 해당 칩의 사용자 메모리 영역(120)에 기입된 칩 ID 정보를 독출하여 비교한다. 단계 S156에서 제 2 소트 테스트 결과, 웨이퍼의 칩들에 대한 저 수율(low-yeild)이 발생되었는지를 판별한다. 판별 결과, 일반적인 제 2 소트 테스트의 경우보다 낮은 수율이면, 이 수순은 단계 S158으로 진행하여 제 2 소트 테스트를 다시 실시하고, 단계 S156으로 진행한다.
이 때, 모든 칩들이 테스트 실패(All fail)가 발생하는 경우, 테스트 장치(102)는 작업자의 실수로 공정 진행 중인 웨이퍼 캐리어(110)에서 순서대로 삽입되어 있지 않은 이유로 웨이퍼 번호가 틀리거나, 첫 번 째 칩이 쉬프트(shift)됨에 따라 칩의 좌표가 틀린 경우가 발생되었음을 검출한다. 두 가지 경우, 모두 제 2 소트 테스트가 진행되나 최초의 확인(verify) 과정에서 테스트 실패(fail)되기 때문에, 테스트 시간이 아주 짧고 사용자 메모리 영역(120)의 데이터의 변화가 없기 때문에, 제 2소트 테스트 만 다시 실시하여 처리한다.
그리고 판별 결과, 일반적인 제 2 소트 테스트의 경우보다 낮은 수율이 아니면, 단계 S160으로 진행하여 테스트 실패(F/D :Fail Detect) 검사를 실시하고 단계 S162에서 정상 플로우(flow)를 진행한다.
상술한 바와 같이, 본 발명의 반도체 제조 장치(100)는 스마트 카드 칩의 특성상 제품 검사 시, 여러 공정으로 나뉘어 테스트하게 되는데, 각 공정에 대한 테스트 정보 예를 들어, 테스트 성공(pass), 테스트 실패(fail) 등을 단위 칩(chip) 마다 보유할 수 있도록 하여 테스트의 효율성을 높이고 작업자나 설비의 오류로 인한 사고를 미연에 방지할 수 있다. 이는 제 1 소트 테스트 완료 후, 특정 사용자 메모리 영역에 기입하고 있는 테스트 성공에 대한 코드(Sort1 pass code)를 대신하여 칩에 대한 정보 즉, 웨이퍼 로트 ID, 칩 ID 및 칩 좌표를 기입함으로써, 칩에 대한 정보를 이용하는 후속 공정에서 여러 가지 기능을 부과할 수 있다.
상술한 바와 같이, 본 발명의 테스트 장치는 EDS 공정에서 단위 칩 각각에 대한 정보를 구비함으로써 후속 공정에서의 테스트 시, 칩에 대한 정보를 이용하여 테스트 시간을 감축시키며, 공정 사고 발생의 위험 요소를 줄여 원자재 손실 및 재 작업(rework) 발생률을 감소시킨다.
뿐만 아니라, 모든 제품의 각각의 칩들은 이전 공정에서의 칩에 대한 정보를 단일의 특정 코드로 가짐으로써, 후속 공정에서 다양하게 응용할 수 있다.

Claims (5)

  1. 스마트 카드용 칩들을 테스트하는 테스트 장치에 있어서:
    웨이퍼들이 로딩되는 웨이퍼 로딩부와;
    상기 웨이퍼 로딩부에 로딩된 웨이퍼에 구비되는 상기 칩들과 전기적으로 연결되어 상기 칩들을 다수의 항목으로 테스트하는 검사부와;
    상기 검사부로부터 상기 칩들의 제 1 소트 테스트시, 상기 제 1 소트 테스트 결과를 받아서 상기 각각의 칩에 대한 정보를 생성하고, 상기 각각의 칩의 사용자 메모리 영역에 상기 칩에 대한 정보를 각각 기입하여, 상기 제 1 소트 테스트의 후속 공정에서 상기 칩에 대한 정보를 이용하여 테스트하는 제어부를 포함하는 것을 특징으로 하는 테스트 장치.
  2. 제 1 항에 있어서,
    상기 칩에 대한 정보는 상기 각각의 칩에 대한 웨이퍼 로트 아이디(Lot ID) 정보와, 웨이퍼 번호 및 칩의 좌표 정보를 포함하는 것을 특징으로 하는 테스트 장치.
  3. 스마트 카드용 칩들을 구비하는 웨이퍼들을 테스트하는 테스트 장치의 테스트 방법에 있어서:
    상기 웨이퍼들의 상기 칩들을 제 1 소트 테스트하는 단계와;
    상기 제 1 소트 테스트 결과에 따른 각각의 칩에 대한 정보를 생성하고, 상기 각각의 칩의 사용자 메모리 영역에 기입하는 단계와;
    상기 칩들을 제 2 소트 테스트하는 단계와;
    상기 제 2 소트 테스트 결과, 상기 웨이퍼의 상기 칩들이 일반적인 제 2 소트 테스트의 경우보다 낮은 수율이 발생되었는지를 판별하는 단계와;
    상기 판별 결과, 상기 제 2 소트 테스트 결과가 낮은 수율이면, 상기 제 2 소트 테스트를 다시 실시하는 단계 및;
    상기 판별 결과, 상기 일반적인 제 2 소트 테스트의 경우보다 낮은 수율이 아니면, 테스트 오류를 검사하는 단계를 포함하는 것을 특징으로 하는 테스트 방법.
  4. 제 3 항에 있어서,
    상기 기입하는 단계는 상기 칩의 사용자 메모리 영역에 웨이퍼 로드 아이디(Lot ID) 정보와, 웨이퍼 번호 및 칩 좌표 정보를 각각 기입하는 것을 특징으로 하는 테스트 방법.
  5. 제 3 항에 있어서,
    상기 판별하는 단계는 상기 제 2 소트 테스트 시, 현재 테스트 중인 칩의 실제 웨이퍼 번호 및 좌표 정보와, 상기 칩의 상기 사용자 메모리 영역에 저장된 상기 칩에 대한 정보를 독출하여 비교하는 것을 특징으로 하는 테스트 방법.
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