KR19990013738A

KR19990013738A - Ｉｃ시험장치 및 방법

Info

Publication number: KR19990013738A
Application number: KR1019980027741A
Authority: KR
Inventors: 와다유지; 후쿠다가오루; 가미코요시오; 모치즈키마사아키
Original assignee: 가야시마고조; 히다치덴시엔지니어링(주)
Priority date: 1997-07-24
Filing date: 1998-07-10
Publication date: 1999-02-25
Also published as: SG86329A1; TW366430B; US6138257A; KR100299716B1

Abstract

IC디바이스의 불량발생요인을 해석할 수 있는 IC시험장치 및 방법에 관한 것으로서, 구제판정해석시험과 불량해석시험은 개별적으로 실행되고 있었기 때문에 IC의 양산라인에 있어서 양쪽의 시험을 실행하게 되면, 시험의 1사이클에 요하는 시간이 길어져 버리고 IC양산효율이 저하되어 버린다는 문제점을 해결하기 위해서, 소정의 시험조건하에서 피시험 IC디바이스의 각 어드레스마다 양부를 시험하고, 각 어드레스마다의 양부시험결과를 제1 메모리에 기억하는 주테스터부, 제1 메모리에 기억한 각 어드레스마다의 양부시험결과에 따라 피시험 IC디바이스에 있어서의 불량으로 판정된 어드레스를 구제하는 처리를 실행하는 구제해석처리부 및 주테스터부에서 소정의 시험조건을 나타내는 데이타와 함께 각 어드레스마다의 양부시험결과를 취득해서 이들을 제2 메모리에 기억하고, 제2 메모리에 기억한 시험조건데이타 및 양부시험결과에 따라 피시험 IC디바이스의 불량원인의 해석을 실행하는 불량해석부를 구비한 IC시험장치를 마련하였다.

이렇게 하는 것에 의해서, 양산라인상에 있어서의 시험시에 불량해석을 위한 정보도 동시에 취득할 수 있고, 그 불량원인의 해석을 효율적으로 실행할 수 있다는 효과가 얻어진다.

Description

ＩＣ시험장치 및 방법

본 발명은 IC(집적회로)디바이스의 전기적 특성을 검사하는 IC시험장치 및 방법에 관한 것으로서, 특히 IC디바이스의 불량발생요인을 해석할 수 있는 IC시험장치 및 방법에 관한 것이다. 또한, 본 명세서에서는 IC의 용어는 LSI(대규모집적회로)도 포함하고 있는 것은 물론이다.

성능이나 품질이 보증된 IC디바이스를 최종제품으로서 출하하기 위해서는 제조부문, 검사부문의 각 공정에서 IC디바이스의 전부 또는 일부를 빼내어 그의 전기적 특성을 검사할 필요가 있다.

IC시험장치는 이와 같은 전기적 특성을 검사하는 장치이다. IC시험장치는 피측정IC에 소정의 시험용 패턴데이타를 부가하고, 그것에 의한 피측정IC의 출력데이타를 리드하고, 피측정IC의 기본적 동작 및 기능에 문제가 없는지의 여부를 피측정IC의 출력데이타에서 불량정보를 해석하고 전기적 특성을 검사하고 있다.

IC시험장치에 있어서의 기능(function)시험은 피측정IC의 입력단자에 패턴발생수단에서 소정의 시험용 패턴데이타를 부가하고, 그것에 의한 피측정IC의 출력데이타를 리드하고, 피측정IC의 기본적 동작 및 기능에 문제가 없는지의 여부를 검사하는 것이다. 즉, 기능시험은 어드레스, 데이타, 라이트인에이블신호, 칩선택신호 등의 피측정IC의 각 입력신호의 입력타이밍이나 진폭 등의 입력조건 등을 변화시켜서 그 출력타이밍이나 출력진폭 등을 시험하거나 하는 것이다.

피측정IC가 메모리인 경우, 그 전형적인 IC시험방법은 피측정IC에 대해서 어드레스데이타와 시험용 패턴데이타를 입력해서 상기 패턴데이타를 상기 어드레스에 라이트하고, 그 후, 상기 어드레스데이타를 입력해서 상기 어드레스에서 데이타를 리드하고, 앞서 라이트한 시험용 패턴데이타를 기대값데이타로 하고, 리드한 데이타가 상기 기대값데이타와 일치하는지의 여부를 체크한다. 그리고, 피측정IC의 어드레스맵에 대응하는 페일비트메모리의 각 어드레스에 있어서, 체크결과(양부를 나타내는 “0”또는 “1”의 1비트데이타)를 기록한다. 이와 같이 해서, 피측정IC의 어드레스맵에 대응하는 어드레스맵을 갖는 페일비트메모리의 각 어드레스에 있어서, 양부를 나타내는 “0”또는 “1”의 시험결과데이타가 맵핑된다.

페일비트메모리에 기억한 양부데이타(패스/페일데이타)는 목적에 따른 다른 IC해석시험을 위해 이용된다. 그와 같은 IC해석시험으로서 구제판정해석시험과 불량해석시험이 있다.

구제판정해석시험이라는 것은 피측정IC의 불량비트를 구제할 목적으로, 피측정IC의 전기적 특성의 실시험중에 상기와 같이 페일비트메모리의 어드레스공간에 불량비트개소를 맵핑하고, 맵핑종료후에 즉석에서 페일비트메모리를 리드해서 피측정IC내의 용장선에 불량비트에 관한 어드레스를 대체적으로 할당하도록 하는 것이다. 즉, IC의 양산라인상(IC양산공정)에 있어서, 온라인으로 이들 구제판정해석시험을 실행하고, 피측정IC의 양호, 불량의 판정 및 구제가부의 판정, 그것에 따른 불량비트의 구제 등을 실행하는 것이다. 구제라는 것은 피측정IC에 있어서 불량으로 판정된 임의의 어드레스의 물리적공간을 예비의(용장의) 물리적 공간으로 대체하도록 상기 IC의 어드레스입력논리를 재조합하고, 상기 IC의 전체 어드레스를 사용할 수 있는 상태로 하는 처리이다. 또한, 예비의(용장의) 물리적 어드레스공간의 어드레스수보다 불량어드레스수의 쪽이 적은 경우는 구제가능하지만, 많은 경우는 구제불능이다. 이와 같은 구제판정해석시험을 실행하는 것에 의해, 불량개소를 갖는 IC에서도 그와 같은 불량개소에는 이용가능한 어드레스를 할당하지 않도록 하는 것에 의해, 양호한 개소에만 이용가능한 전체 어드레스를 할당하고, 따라서 상기 IC를 합격품으로서 IC생산의 양품률을 높일 수 있다. 따라서, IC의 양산라인상에 있어서는 이와 같은 구제판정해석시험을 실행하는 것이 최우선으로 요구된다. 즉, 일반적으로 구제판정해석시험은 IC의 양산라인에 있어서의 전체수 검사의 형태로 실행된다.

한편, 불량해석시험이라는 것은 페일비트메모리의 어드레스공간에 불량비트개소를 맵핑하는 것에 그치지 않고, 불량 상태를 해석하고 그 원인의 해명 등을 위한 해석을 실행하는 것이다. 이 불량해석시험을 위해서는 페일비트메모리의 내용뿐만 아니라 상기 시험에 사용한 어드레스데이타 및 시험용 패턴데이타 등의 각종 시험파라미터도 사용하고 또 해석에 요하는 시간도 걸린다. 이 불량해석시험에 의하면, 불량개소가 점적으로 발생하고 있는지 면적으로 발생하고 있는지 또는 세로선형상 또는 가로선형상으로 발생하고 있는지 등등의 불량형태를 해석할 수 있고, 따라서 불량원인의 해명에 기여하거나 품질관리나 생산공정관리에 기여할 수 있는 것이다.

종래는 이와 같은 불량해석시험은 IC의 양산라인에 있어서의 전체수 검사의 형태로는 실행되지 않고 오프라인에서 추출적으로 실행되는 경우가 있었다. 그러나, 그것으로는 품질관리의 면에서 바람직하지 않다. 그래서, 불량해석시험을 IC양산라인에 있어서 전체수 검사의 형태로 실행하는 것이 품질관리의 관점에서 바람직하지만, 그렇게 하면 검사시간이 걸린다는 문제가 있었다. 그 경우, 종래는 상기 구제판정해석시험과 불량해석시험은 개별적으로 실행되고 있었기 때문에, IC의 양산라인에 있어서 양쪽의 시험을 실행하게 되면, 시험의 1사이클에 요하는 시간이 길어져 버리고, IC양산효율이 저하되어 버린다는 문제가 있었다. 또한, 종래는 상기 구제판정해석시험과 불량해석시험을 전혀 다른 시험장치에 의해 실행하므로, 시험장치구성의 면에서도 비경제적이었다.

특히, 불량해석을 위해서는 1개의 IC칩의 해석을 실행하면 끝나는 것은 아니고, 그 IC칩을 잘라 낸 웨이퍼 전체에 걸친 해석을 실행하는 것이 요구된다. 그렇게 하면, 이 불량원인해석을 위한 시험에서는 예를 들면 임의의 1개의 웨이퍼에서 생성한 모든 IC칩에 대한 불량데이타(페일)을 축적해 둘 필요가 있다. 1웨이퍼에 수100개로부터의 IC칩이 형성되는 경우에는 축적되는 데이타량은 팽대한 것으로 되고, 이와 같은 팽대한 데이타를 모두 취득하는 것만으로도 다대의 시간을 요하고, 그것을 해석하는 데에 또 다대한 시간을 요하므로, 종래와 같이 효율이 나쁜 방법에서는 그 비효율이 한층 심각한 문제로 된다.

본 발명의 목적은 상술한 점에 감안하여 이루어진 것으로서, 양산라인상에 있어서의 시험시(구제판정해석시험시)에 불량해석을 위한 정보도 동시에 취득하고, 그 불량원인의 해석도 병행해서 효율적으로 실행할 수 있는 IC시험장치 및 방법을 제공하는 것이다.

도 1은 본 발명에 관한 양산라인상에 있어서, 피측정IC의 구제판정해석시험과 불량해석시험을 동시에 실행할 수 있는 IC시험장치의 상세구성을 도시한 도면,

도 2는 본 발명에 관한 IC시험장치에 있어서, 구제판정해석시험과 불량해석시험을 각각 다른 타이밍에서 실행하는 경우의 처리동작예와 구제판정해석시험과 불량해석시험을 동시에 실행하는 경우의 처리동작예의 타이밍도를 도시한 도면,

도 3은 불량해석시험의 처리수순의 1예를 도시한 흐름도.

※부호의 설명

50 … 테스터부, 51 … 제어수단, 52 … DC측정수단, 53 … 타이밍발생수단, 54 … 패턴발생수단, 55 … 핀제어수단, 56 … 핀일렉트로닉스, 57, 57a∼57d … 페일메모리, 58 … 입출력전환수단, 59 … 데이타셀렉터, 60 … 포맷터, 61 … I/O포맷터, 62 … 비교기 논리회로, 63P … 패스/페일레지스터, 64 … 드라이버, 65 … 아날로그 비교기, 66 … CPU, 67 … 하드디스크드라이브장치, 68 … 해석데이타메모리부, 69 … 해석용 워크스테이션, 6A … 테스터버스, 70 … IC부착장치, 71 … 피측정IC.

본 발명에 관한 IC시험장치는 소정의 시험조건하에서 피시험 IC디바이스의 각 어드레스마다 양부를 시험하고, 각 어드레스마다 양부시험결과를 제1 메모리에 기억하는 주테스터부, 상기 제1 메모리에 기억한 각 어드레스마다의 양부시험결과에 따라 상기 피시험 IC디바이스에 있어서의 불량으로 판정된 어드레스를 구제하는 처리를 실행하는 구제해석처리부 및 상기 주테스터부에서 상기 소정의 시험조건을 나타내는 데이타와 함께 상기 각 어드레스마다의 양부시험결과를 취득해서 이들을 제2 메모리에 기억하고 상기 제2 메모리에 기억한 시험조건데이타 및 양부시험결과에 따라 상기 피시험 IC디바이스의 불량원인의 해석을 실행하는 불량해석부를 구비한다.

주테스터부에서는 피시험 IC디바이스의 각 어드레스마다의 양부판정, 즉 주지의 패스/페일테스트를 실행한다. 각 어드레스마다의 양부시험결과는 제1 메모리 즉 페일비트메모리에 비트맵형식으로 기억된다. 구제해석처리부에서는 불량어드레스를 구제하는 처리를 실행한다. 즉, 제1 메모리 즉 페일비트메모리에 맵핑된 양부시험결과에 따라 불량어드레스를 판정하고, 불량으로 판정된 어드레스의 물리적 공간을 예비의(용장의) 물리적 공간으로 대체하도록 상기 피시험 IC디바이스의 어드레스논리를 재조합하고, 상기 어드레스를 사용할 수 있는 상태로 한다. 주테스터부 및 구제해석처리부에 있어서의 처리와 병행해서 처리할 수 있도록 불량해석부가 마련되어 있다. 즉, 불량해석부에 있어서의 제2 메모리에는 상기 주테스터부에서 상기 소정의 시험조건을 나타내는 데이타와 함께 상기 각 어드레스마다의 양부시험결과가 페치되고 기억된다. 그리고, 상기 제2 메모리에 기억한 시험조건데이타 및 양부시험결과에 따라서 상기 피시험 IC디바이스의 불량해석이 불량해석부에 있어서 실행된다. 따라서, IC디바이스의 생산프로세스의 1공정에 있어서, 즉 IC양산라인에 있어서 상기 주테스터부 및 구제해석처리부에 의한 구제판정해석시험을 실행하고 있을 때, 동시병행해서 불량해석부에 의한 불량해석시험을 실행할 수 있다. 그리고 이 때, 주테스터부에 의한 1회의 양부시험결과를 구제판정해석시험과 불량해석시험의 양쪽에서 이용할 수 있으므로 효율적이다. 즉, 불량해석용 양부시험을 별도로 실행하지 않아도 좋고, 시험시간의 단축화를 도모할 수 있다. 또, 불량해석시험은 구제판정해석시험과 동시병행해서 실행되므로, IC양산라인은 불량해석시험의 진전을 기다리지 않고 진행시킬 수 있으므로, 이 점에서도 IC양산라인의 효율에 지장을 주지 않으므로 효과적이다.

본 발명은 방법의 발명으로서도 실시할 수 있다. 즉, 본 발명에 관한 IC시험방법은 IC디바이스의 생산프로세스의 1공정에 있어서, 소정의 시험조건하에서 피시험 IC디바이스의 각 어드레스마다 양부를 시험하고, 각 어드레스마다의 양부시험결과를 제1 메모리에 기억하는 제1 스텝, 상기 제1 메모리에 기억한 각 어드레스마다의 양부시험결과에 따라 상기 피시험 IC디바이스에 있어서의 불량으로 판정된 어드레스를 구제하는 처리를 실행하는 제2 스텝, 상기 제1 스텝에 의한 시험에 응답해서 상기 소정의 시험조건을 나타내는 데이타와 함께 상기 각 어드레스마다의 양부시험결과를 취득해서 이들을 제2 메모리에 기억하는 제3 스텝 및 상기 제2 메모리에 기억한 시험조건데이타와 양부시험결과에 따라 상기 피시험 IC디바이스의 불량해석을 상기 제1 및 제2 스텝의 처리와 병행해서 실행하는 제4 스텝을 구비한다.

발명의 실시예

이하, 본 발명의 1실시예를 첨부도면에 따라 설명한다.

도 1은 양산라인상에 있어서 피측정IC의 구제판정해석시험과 불량해석시험을 동시에 실행할 수 있는 IC시험장치의 상세구성을 도시한 도면이다.

IC시험장치는 크게 나누어서 테스터부(50)과 IC부착장치(70)으로 구성된다. 테스터부(50)은 제어수단(51), DC측정수단(52), 타이밍발생수단(53), 패턴발생수단(54), 핀제어수단(55), 핀일렉트로닉스(56), 페일메모리(57) 및 입출력전환수단(58)로 구성된다. 테스터부(50)은 그 밖에도 여러가지의 구성부품을 갖지만, 본 명세서중에서는 필요한 부분만이 도시되어 있다.

제어수단(51)은 IC시험장치 전체의 제어, 운용 및 관리 등을 실행하는 것으로서, 마이크로프로세서구성으로 되어 있다. 따라서, 도시하지는 않지만, 제어수단(51)은 시스템프로그램을 저장하는 ROM이나 각종 데이타 등을 저장하는 RAM 등을 갖는다.

제어수단(51)은 DC측정수단(52), 타이밍발생수단(53), 패턴발생수단(54), 핀제어수단(55) 및 페일메모리(57)에 테스터버스(데이타버스, 어드레스버스, 제어버스)(6A)를 거쳐서 접속되어 있다.

제어수단(51)은 직류시험용 데이타를 DC측정수단(52)로, 기능시험개시용 타이밍데이타를 타이밍발생수단(53)으로 테스트패턴발생에 필요한 프로그램이나 각종 데이타 등을 패턴발생수단(54)로 출력한다. 그 밖에도 제어수단(51)은 각종 데이타를 테스터버스(6A)를 거쳐서 각각의 구성부품으로 출력하고 있다.

타이밍발생수단(53)은 제어수단(51)로부터의 타이밍데이타를 내부메모리에 기억하고, 그것에 따라서 패턴발생수단(54), 핀제어수단(55) 및 페일메모리(57)로 고속의 동작클럭CLK를 출력함과 동시에 데이타의 라이트 및 리드의 타이밍신호PH를 핀제어수단(55)나 페일메모리(57)로 출력한다. 따라서, 패턴발생수단(54), 핀제어수단(55) 및 페일메모리(57)의 동작속도는 이 고속동작클럭CLK에 의해서 결정하고, 피측정IC(71)에 대한 데이타라이트 및 리드의 타이밍은 이 타이밍신호PH에 의해 결정한다. 포맷터(60)에서 핀일렉트로닉스(56)으로 출력되는 시험신호P2 및 I/O포맷터(61)에서 입출력전환수단(58)로 출력되는 전환신호P6의 출력타이밍은 타이밍발생수단(53)으로부터의 타이밍신호PH에 따라 제어된다. 또, 타이밍발생수단(53)은 패턴발생수단(54)로부터의 타이밍전환용 제어신호CH를 입력하고, 그것에 따라서 동작주기나 위상 등을 적절하게 전환하도록 되어 있다.

패턴발생수단(54)는 제어수단(51)로부터의 패턴작성용 데이타(마이크로프로그램 또는 패턴데이타)를 입력하고, 그것에 따른 패턴데이타PD를 핀제어수단(55)의 데이타셀렉터(59)로 출력한다. 즉, 패턴발생수단(54)는 마이크로프로그램방식에 따른 각종 연산처리에 의해서 규칙적인 시험패턴데이타를 출력하는 프로그램방식 및 피측정IC에 라이트되는 데이타와 동일 데이타를 내부메모리(패턴메모리라고 한다)에 미리 라이트해 두고 그것을 피측정IC와 동일 어드레스에서 리드하는 것에 의해 불규칙(랜덤)의 패턴데이타(기대값데이타)를 출력하는 메모리저장방식에 의해 동작한다.

핀제어수단(55)는 데이타셀렉터(59), 포맷터(60), I/O포맷터(61) 및 비교기 논리회로(62)를 포함한다.

데이타셀렉터(59)는 각종 시험신호작성데이타(어드레스데이타, 라이트데이타)P1, 전환신호작성데이타P5 및 기대값데이타P4를 기억한 메모리로 구성되어 있고, 패턴발생수단(54)로부터의 패턴데이타를 어드레스로서 입력하고, 그 어드레스에 따른 시험신호작성데이타P1 및 전환신호작성데이타P5를 포맷터(60) 및 I/O포맷터(61)로, 기대값데이타P4를 비교기 논리회로(62)로 각각 출력한다.

포맷터(60)은 데이타셀렉터(59)로부터의 시험신호작성데이타(어드레스데이타, 라이트데이타)P1을 타이밍발생수단(53)으로부터의 타이밍신호PH와 동기한 타이밍에서 가공하여 소정의 인가파형을 작성하고, 그것을 시험신호P2로서 핀일렉트로닉스(56)의 드라이버(64)로 출력한다.

I/O포맷터(61)은 데이타셀렉터(59)로부터의 전환신호작성데이타P5를 타이밍발생수단(53)으로부터의 타이밍신호PH와 동기한 타이밍에서 가공하여 소정의 인가파형을 작성하고, 그것을 전환신호P6으로서 입출력전환수단(58)로 출력한다.

비교기 논리회로(62)는 핀일렉트로닉스(56)의 아날로그비교기(65)로부터의 출력P3과 데이타셀렉터(59)로부터의 기대값데이타P4를 타이밍발생수단(53)으로부터의 타이밍에서 비교판정하고, 그 판정결과를 나타내는 패스/페일데이타Fail을 페일메모리(57)로 출력한다. 페일메모리(57)은 페일비트메모리에 상당하는 것으로서, 기능시험에 있어서 비교기 논리회로(62)에 의해서 페일이라고 판정되었는지의 여부(즉 양부)를 각 어드레스마다 비트맵형식으로 기억하는 것이다.

핀일렉트로닉스(56)은 여러개의 드라이버(64) 및 아날로그비교기(65)로 구성된다. 아날로그비교기(65)는 IC부착장치(70)의 각각의 입출력단자에 대해서 1개씩 마련되어 있고, 입출력전환수단(58)을 거쳐서 드라이버(64)와 어느 한쪽이 접속되도록 되어 있다. 입출력전환수단(58)은 I/O포맷터(61)로부터의 전환신호P6에 따라서 드라이버(64) 및 아날로그비교기(65)중의 어느 한쪽과 IC부착장치(70)의 입출력단자 사이의 접속상태를 전환하는 것이다.

드라이버(64)는 IC부착장치(70)의 입출력단자, 즉 피측정IC(71)의 어드레스단자, 데이타입력단자, 칩선택단자, 라이트인에이블단자 등의 신호입력단자에 입출력전환수단(58)을 거쳐서 핀제어수단(55)의 포맷터(60)으로부터의 시험신호P2에 따른 레벨의 신호를 인가하고, 원하는 테스트패턴을 피측정IC(71)에 라이트한다.

아날로그비교기(65)는 피측정IC(71)의 데이타출력단자에서 입출력전환수단(58)을 거쳐 출력되는 신호를 입력하고, 기준전압VOH, VOL과 비교하고, 그 비교결과를 리드데이타P3으로서 비교기 논리회로(62)로 출력한다. 통상, 아날로그비교기(65)는 기준전압VOH용과 기준전압VOL용의 2개의 비교기로 구성되지만, 도면에서는 생략하고 있다.

페일메모리(57)은 비교기 논리회로(62)에서 출력되는 패스/페일데이타Fail을 패턴발생수단(54)로부터의 어드레스신호AD에 대응한 어드레스위치에 타이밍발생수단(53)으로부터의 고속동작클럭CLK의 타이밍에서 기억하는 것이다. 페일메모리(57)은 피측정IC(71)이 불량이라고 판정된 경우에 그 불량개소 등을 상세히 해석하는 경우에 사용되는 것이다. 이 페일메모리(57)에 기억된 패스/페일데이타Fail은 제어수단(51)에 의해서 리드되고, 소정의 구제판정해석시험이 실행된다. 또한, 구제판정해석시험은 제어수단(51)에 의해 실행해도 좋고, 도시하지 않은 데이타처리용 장치를 사용해서 실행해도 좋다.

불량해석시험을 위해 해석데이타메모리부(68)과 CPU(66) 및 하드디스크드라이브장치(HDD)(67)로 이루어지는 해석데이타 취득수단이 마련되고, 또 이 해석데이타 취득수단에 의해서 취득된 해석데이타에 따라 피측정IC(71)의 불량해석을 실행하는 해석용 워크스테이션(69)가 별개로 마련된다. 해석데이타메모리부(68)에는 비교기 논리회로(62)에서 출력되는 패스/페일데이타Fail이 입력되고 기억된다.

해석데이타 취득수단은 페일메모리(57)과 병렬적으로 마련된 해석데이타메모리부(68)에 구제판정해석시험을 위해 얻어진 상기 패스/페일데이타Fail을 기억함과 동시에 불량해석시험용 각종데이타도 기억한다. 즉, 해석데이타메모리부(68)은 비교기 논리회로(62)에서 출력되는 패스/페일데이타Fail은 물론, 프로그램카운트값PC, 패턴발생수단(54)에서 피측정IC에 인가되는 어드레스PGAD, 피측정IC(71)에서 출력될 기대값데이타ExpData 등을 시험조건(시험속도나 시험패턴) 그 대로의 조건에서 취득하고 기억한다. 이 해석데이타메모리부(68)은 페일메모리(57)과 동등한 메모리용량 또는 그 이상의 용량을 갖고, 양산시험시에는 다수개에 걸친 IC의 측정결과데이타를 취득하고 기억할 수 있다. CPU(66)은 양산시험시에 있어서 해석데이타메모리부(68)에 해석데이타가 취득된 후에 해석데이타메모리부(68)을 비교기 논리회로(62)에서 분리하고, 해석데이타메모리부(68)에 축적된 해석데이타를 파일화해서 HDD(67)에 기억하고, 해석용 워크스테이션(69)로 그 해석데이타를 전송한다. CPU(66)은 해석데이타메모리부(68)에 페치된 해석데이타를 단시간중에 파일화하고, 해석용 워크스테이션(69)로 데이타를 전송하고 다음의 피측정IC의 해석데이타 취득테스트까지 이들 처리를 종료하도록 동작한다. 이것에 의해 양산시험시의 처리량(스루풋)은 저하하지 않고 해석데이타를 취득할 수 있게 된다. 또, 페일메모리(57)은 구제판정 해석시험처리에 전용할 수 있으므로, 필요 이상의 용량을 확보할 필요가 없고, 또 시간적으로도 그다지 구속되지 않는다. 해석데이타메모리부(68)에는 전체 웨이퍼의 데이타를 기억할 수 있으므로, 웨이퍼마다의 불량해석을 실행할 수 있다. 또, 해석데이타메모리부(68)에 로트(lot)마다의 데이타를 기억하면 로트마다의 불량해석을 실행하거나 할 수 있고, 로트불량해석 또는 제조효율향상의 수단으로서 유효하게 된다. 또한, 종래의 IC시험장치는 피측정IC의 시험이 주목적이었지만, 이 실시예에 관한 IC시험장치에 의하면 양산해석이 가능하므로, IC시험장치를 사용해서 새로운 IC의 개발을 실행할 수도 있고, 그 개발시간의 단축화를 도모할 수 있다는 효과도 있다.

이하, 이 실시예에 관한 IC시험장치의 동작을 도 2의 타이밍도를 사용해서 설명한다.

도 2의 (a)는 종래기술에 있어서 구제판정해석시험과 불량해석시험을 각각 다른 타이밍에서 실행하는 경우의 처리동작예를 도시한 것이고, 도 2의 (b)는 본 발명에 따라서 구제판정해석시험과 불량해석시험을 동시에 실행하는 경우의 처리동작예를 도시한 것이다.

도 2의 (a)와 같이 구제판정 해석시험과 불량해석시험을 동일 IC시험장치에 의해 다른 타이밍에서 실행하는 경우, 도 2의 (a)에서 명확한 바와 같이, 1회의 칩테스트에 요하는 시간은 각각의 시험시간의 합계로 되고, 대폭적인 시험시간의 단축화로는 이어지지 않는다. 단, IC시험장치를 불량해석용 장치에 일일이 교환하지 않아도 좋으므로 그 교환에 요하는 시간을 단축화할 수 있다.

한편, 본 발명의 IC시험장치와 같이, 구제판정해석시험과 불량해석시험을 동시에 실행하는 경우에는 1회의 칩테스트에 요하는 시간이 반감되고, 약 2배의 속도로 칩테스트를 실행할 수 있게 된다. 예를 들면, 해석데이타 취득테스트가 개시하고 나서 해석용 워크스테이션(69)로 해석데이타를 다 전송할 때까지의 시간, 즉 해석데이타 처리시간은 도 2의 (a)의 경우도 도 2의 (b)의 경우도 마찬가지이지만, 도 2의 (b)의 경우에는 이 해석데이타 처리시간내에 구제판정해석시험도 동시에 실행하고 있으므로, 다음의 해석데이타 취득테스트의 개시시점을 빠르게 할 수 있고, 결과적으로 전체적인 시험처리의 처리량을 향상시킬 수 있게 된다.

다음에, 불량해석시험의 처리수순의 1예에 대해서 설명한다. 도 3은 본 실시예에 있어서의 하나의 방법으로서의 불량해석처리를 실행하기 위한 흐름예이다. 스텝S1은 테스터부(50)에서 실행되는 테스트를 일괄해서 도시하고 있다. 스텝S2에서는 테스터부(50)에서 패스/페일데이타Fail을 취득하고, 해석데이타메모리부(68)에 기억한다. 스텝S3에서는 1개∼여러개의 특정 불량모드를 검출하기 위한 알고리듬을 선정한다. 여기서, 불량모드라는 것은 결합 등 특정 불량을 갖는 IC디바이스를 소정의 조건에서 시험한 경우에 나타나는 불량비트고유의 분포상태의 것을 말한다. 경험적으로 불량원인에 따라 다른 분포상태를 나타내는 것이 공지이므로, 불량분포가 어떠한 불량모드에 해당하는지를 알 수 있으면 경험적으로 불리한 원인을 알 수 있다. 예를 들면, 불량모드의 종류에는 주목하고 있는 불량비트의 전후에 불량비트가 존재하지 않는 단독비트불량, 불량비트가 연속 2비트존재하는 페어비트불량, 불량비트가 3비트 이상 연속하고 있는 라인성 불량(데이타선불량 또는 워드선불량) 등이 있다.

스텝S4에서는 선정된 특정의 불량모드에 해당하는 불량비트데이타(패스/페일데이타Fail)을 해석데이타메모리부(68)에서 추출한다. 스텝S5에서는 선정된 특정의 불량모드에 해당하는 불량비트데이타 이외의 불량비트데이타(패스/페일데이타Fail)을 해석데이타메모리부(68)에서 추출한다. 스텝S6에서는 선정한 불량모드에 해당하는 해석대상으로 되는 불량비트데이타(패스/페일데이타Fail)에 대한 해석시험범위, 시험패턴데이타, 입력레벨/데이타, 출력판정조건 등의 각종 시험조건을 설정한다. 스텝S7에서는 상기 설정한 시험조건에 따른 불량해석시험을 실시한다. 해석시험의 결과에서 불량비트데이타의 시험범위에 있어서의 불량비트의 증감, 특정의 불량모드와의 일치/불일치 등을 비교검출하고, 원하는 결과가 얻어지면 불량해석을 종료한다(스텝S8의 OK). 원하는 결과가 얻어지지 않으면 필요에 따라 새로운 해석시험조건을 설정해서 해석시험을 계속한다(스텝S8의 NG).

본 발명에 의하면, 양산라인상에 있어서의 시험시(구제판정 해석시험시)에 불량해석을 위한 정보도 동시에 취득할 수 있고, 그 불량원인의 해석을 효율적으로 실행할 수 있다는 효과가 있다.

Claims

소정의 시험조건하에서 피시험 IC디바이스의 각 어드레스마다 양부를 시험하고, 각 어드레스마다의 양부시험결과를 제1 메모리에 기억하는 주테스터부,

상기 제1 메모리에 기억한 각 어드레스마다의 양부시험결과에 따라 상기 피시험 IC디바이스에 있어서의 불량으로 판정된 어드레스를 구제하는 처리를 실행하는 구제해석처리부 및

상기 주테스터부에서 상기 소정의 시험조건을 나타내는 데이타와 함께 상기 각 어드레스마다의 양부시험결과를 취득해서 이들을 제2 메모리에 기억하고, 상기 제2 메모리에 기억한 시험조건데이타 및 양부시험결과에 따라 상기 피시험 IC디바이스의 불량원인의 해석을 실행하는 불량해석부를 구비한 IC시험장치.
제1항에 있어서,

상기 피시험 IC디바이스는 예비의 용장어드레스공간을 구비하고 있고, 상기 구제해석처리부는 불량으로 판정된 어드레스의 물리적공간을 상기 예비의 어드레스공간으로 대체하도록 상기 피시험 IC디바이스의 어드레스논리를 재조합하는 것에 의해 상기 어드레스를 이용가능하게 하는 것인 IC시험장치.
제1항에 있어서,

상기 제2 메모리에 여러개의 피시험 IC디바이스에 대한 상기 시험조건데이타 및 양부시험결과를 축적하고, 상기 불량해석부에서는 상기 제2 메모리에 축적한 동일 웨이퍼에서 생산된 여러개의 피시험 IC디바이스에 대한 시험결과에 따라 피시험 IC디바이스의 불량해석을 실행하는 IC시험장치.
제1항에 있어서,

상기 주테스터부는

상기 피시험 IC디바이스에 대해서 어드레스를 지정하고 이 지정한 어드레스에 대해서 시험패턴데이타를 라이트하는 스텝,

상기 피시험 IC디바이스에 대해서 어드레스를 지정하고 이 지정한 어드레스에서 데이타를 리드하는 스텝 및

리드한 데이타와 소정의 기대데이타를 비교하는 것에 의해 상기 지정한 어드레스의 양부를 판정하는 스텝을 포함하는 시험시퀀스를 실행하고, 그 결과를 상기 제1 메모리에 기억하는 것인 IC시험장치.
IC디바이스의 생산프로세스의 1공정에 있어서, 소정의 시험조건하에서 피시험 IC디바이스의 각 어드레스마다 양부를 시험하고, 각 어드레스마다의 양부시험결과를 제1 메모리에 기억하는 제1 스텝,

상기 제1 메모리에 기억한 각 어드레스마다의 양부시험결과에 따라 상기 피시험 IC디바이스에 있어서의 불량으로 판정된 어드레스를 구제하는 처리를 실행하는 제2 스텝,

상기 제1 스텝에 의한 시험에 응답해서 상기 소정의 시험조건을 나타내는 데이타와 함께 상기 각 어드레스마다의 양부시험결과를 취득해서 이들을 제2 메모리에 기억하는 제3 스텝 및

상기 제2 메모리에 기억한 시험조건데이타 및 양부시험결과에 따라 상기 피시험 IC디바이스의 불량해석을 상기 제1 및 제2 스텝의 처리와 병행해서 실행하는 제4 스텝을 구비한 IC시험방법.
제5항에 있어서,

상기 제2 메모리에는 여러개의 피시험 IC디바이스에 대한 상기 시험조건데이타 및 양부시험결과를 축적하고,

상기 제4 스텝에서는 상기 제2 메모리에 축적한 동일 웨이퍼에서 생산된 여러개의 피시험 IC디바이스에 대한 시험결과에 따라서 피시험 IC디바이스의 불량해석을 실행하는 IC시험방법.
컴퓨터에 의해 실행되는 IC시험용 프로그램의 명령군을 내용으로서 기억하고 있는 기계리드가능한 기록매체로서, 상기 프로그램은

소정의 시험조건하에서 피시험 IC디바이스의 각 어드레스마다 양부를 시험하고, 각 어드레스마다의 양부시험결과를 제1 메모리에 기억하는 제1 수단,

상기 제1 메모리에 기억한 각 어드레스마다의 양부시험결과에 따라 상기 피시험 IC디바이스에 있어서의 불량으로 판정된 어드레스를 구제하는 처리를 실행하는 제2 수단 및

상기 제1 수단에 의한 시험에 응답해서 상기 소정의 시험조건을 나타내는 데이타와 함께 상기 각 어드레스마다의 양부시험결과를 인출하고, 이들을 제2 메모리에 기억하는 제3 수단을 구비하고,

상기 제2 메모리는 여러개의 피시험 IC디바이스에 대한 시험조건데이타 및 양부시험결과를 축적할 수 있는 것이고, 상기 제2 메모리의 기억내용에 따라 피시험 IC디바이스의 불량해석이 실행되는 기록매체.
제7항에 있어서,

상기 프로그램은

상기 제2 메모리에 기억한 시험조건데이타 및 양부시험결과에 따라 상기 피시험 IC디바이스의 불량해석을 상기 제1 및 제2 수단의 처리와 병행해서 실행하는 제4 수단을 더 구비하는 기록매체.