JPH0785697A - 半導体記憶装置の検査方法及びその検査システム - Google Patents

Abstract

(57)【要約】 【目的】 特定の不良モードにより発生した不良ビット
の発生原因の解析作業を、迅速に、かつ容易に行うこと
ができる半導体記憶装置の検査方法ならびにその検査シ
ステムを提供する。 【構成】 不良解析システムにおいて不良ビットを検出
し、特定の不良モードに着目してその特定のモードに該
当する不良ビットを所望の判定基準により抽出し、不良
解析を行うようにするとともに、不良モードの分類がな
された不良ビットに対して各種試験を実施することによ
り、不良原因の特定を行う。 【効果】 混在した不良モードの中から特定の不良モー
ドに係る不良ビットを抽出したことにより不良解析対象
を明らかにすることができるため、不良ビットの発生原
因の解析作業を、迅速に、かつ容易に行うことができる
とともに、特定の不良モードの発生状況を容易に監視で
き、不良解析効率を向上させるとともに歩留向上、ひい
てはメモリＬＳＩの製造コストの低減が達成される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置の不良
解析技術、さらにはメモリＬＩＳのメモリマット（メモ
リ・セル・アレイ）に発生する不良ビットの不良発生原
因の解析に適用して特に有効な技術に関する。

【０００２】

【従来の技術】従来より、所定の測定条件で、当該メモ
リＬＳＩに発生した不良ビットの分布状態（アドレス）
を、当該メモリマットに対応させて、所謂「フェイル・
ビット・マップ」に表し、その不良ビット分布状態に基
づいて、メモリＬＳＩの不良解析が行われていた。この
「フェイル・ビット・マップ」は検査対象のメモリＬＳ
Ｉをテスタに接続して、所定の測定条件にて、メモリＬ
ＳＩの全ビットの良否を判定し、その良否判定結果を、
メモリＬＳＩのメモリ・セル・アレイ構成に対応させ
て、アドレスとして記憶し、これをプリンタまたはＣＲ
Ｔで出力したものである。尚、一般に上記ビット良否判
定は、例えば、テスタから、当該メモリの各ビットに所
定のデータ（「０」，「１」）を書き込み、ついで、こ
のデータを読み出して両者が一致しているか否かで行わ
れていた。

【０００３】

【発明が解決しようとする課題】しかしながら、上述し
た技術には、次のような問題のあることが本発明者らに
よってあきらかとされた。すなわち、メモリＬＳＩのメ
モリマットには、種々の不良発生原因によって生じた不
良モードの異なる不良ビットが混在している。このこと
によって、上記「フェイル・ビット・マップ」には不良
原因の異なる不良ビットが混在されたまま、そのアドレ
スが表示されてしまい、設計者がこの「フェイル・ビッ
ト・マップ」に基づいて発生している「不良モード」を
特定し、さらにその不良原因を推定することが困難とな
る。ここで、「不良モード」とは、欠陥等特定の不良を
有するメモリＬＳＩを所定の条件で試験した場合に現れ
る不良ビット固有の分布状態のことを示し、経験的に不
良原因によって異なる分布状態を示すことが知られてい
る。例えば、着目している不良ビットの前後に不良ビッ
トが存在しない単独ビット不良、不良ビットが連続２ビ
ット存在するペアビット不良、不良ビットが３ビット以
上連続しているライン性不良（データ線不良、もしくは
ワード線不良）等が含まれる。また、前述の「フェイル
・ビット・マップ」は、不良ビットの分布状態を識別す
るのに適した手段の１つとして知られているものであ
る。

【０００４】また、近年のメモリＬＳＩは、大容量化が
進み、このフェイル・ビット・マップも膨大なデータ量
になる。したがって、メモリＬＳＩ全体をフェイル・ビ
ット・マップに一度に出力（印刷，ＣＲＴによる表示）
することは困難であり、不良モードを特定する作業が煩
雑となる。さらに不良モードの原因を解析する際には、
個々の不良ビットについて発生状態を解析しなければな
らず、この解析作業においても上記「フェイル・ビット
・マップ」が大きくなるにつれ、ビットマップ処理時間
の大幅な増加や解析効率が低下するという問題点があっ
た。

【０００５】一方、メモリ全体を簡易に表示する方法と
しては、フェイル・ビット・マップを縮約した、所謂
「縮約ビット・マップ」による表示方法が、従来より提
案されている。この縮約ビット・マップは、メモリ上の
複数ビットを、１単位の縮約ビットに置き換えて、当該
フェイル・ビット・マップを所定の比率で縮約したもの
である。この縮約ビット・マップを用いた表示方法は、
当該メモリマップ全体の不良ビットの分布状態を簡易に
表わすことができるものの、その詳細な発生状態を検知
することができず（例えば、縮約ビットが、１ビット不
良、複数ビット不良のいずれかを表しているかを判断で
きない）、従って、不良原因の解析を行なうには、１対
１の「フェイル・ビット・マップ」による表示をしなけ
ればならず、設計者による不良モードの解析作業自体は
煩雑のままであった。

【０００６】本発明は、かかる事情に鑑みてなされたも
ので、特定の不良モードにより発生した不良ビットの発
生原因の解析作業を、迅速に、且つ容易に行うことがで
きる半導体記憶装置の検査方法並びにその検査システム
を提供することを主たる目的とする。本発明の前記なら
びにそのほかの目的と新規な特徴については、本明細書
の記述および添附図面から明らかになるであろう。

【０００７】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。即ち、本発明は、不良解析システムにおい
て不良ビットを検出しその特定のモードに該当する不良
ビットを所望の判定基準により抽出し、不良解析を行う
ようにしたものである。また、さらに、不良モードの分
類がなされた不良ビットに対して各種試験を実施するこ
とにより、不良原因の特定を行うようにしたものであ
る。

【０００８】

【作用】不良ビット検出手段によって検出された不良ビ
ットから、指定された不良モードに係る不良ビットを抽
出することにより、当該モードの不良発生状況を容易に
把握できる。そして、この抽出された不良ビットに基づ
いてのみ、その不良発生原因の解析作業を行なうことが
できるため、不良解析時間が短縮される。

【０００９】

【実施例】

（第１実施例）図１に、本実施例のメモリＬＳＩの検査
方法における特定の不良モードのデータを抽出する手順
を示すフローチャートを示す。特定の不良モードのデー
タを抽出する方法としては、図１に示すように、先ず、
所定の測定条件下で試験を行い（ステップ１）、不良と
判断された場合、その不良ビットデータを取得する（ス
テップ２）。ここで、得られた不良ビットデータは多く
の場合、複数の不良原因が混在した複合不良モードの不
良ビットデータとなっている。そこで、着目する特定の
「不良モード」を検出するアルゴリズム（ステップ３）
をアドレス論理の組合せ等で生成し、それを使って特定
の不良モードデータの抽出を行い（ステップ４）、初期
に得られた不良ビットデータから特定の不良モードに該
当する不良ビットデータを取得する（ステップ５）。

【００１０】図２に特定の不良モードを検出するアルゴ
リズムの一例を示す。また、図３は、図２による抽出例
のフェイル・ビット・マップ表示を示すもので、この図
３を用いて図２に示した特定の不良モードの検出方法に
ついて説明する。特にここでは、各種不良モードが混在
した、不良ビットデータの中から、まずペアのビット不
良モードを抽出し、これをさらに不良アドレスの偶数−
奇数のペア、または奇数−偶数のペアに分類するアルゴ
リズムについて説明する。尚、ここでは、説明を簡単に
するために、アドレス（０，０）から（７，７）の範囲
のメモリ・セル・アレイの場合について例を挙げて説明
する。

【００１１】まず、不良アドレスのスキャンを全アドレ
スにわたって行なう。すなわち、スキャンは、（０，
０）番地からＹ方向を固定してＸ方向にＸアドレスの最
終アドレスまでスキャンを行い、次にＹアドレスを１つ
ずつ追加して同様に最終アドレス番地（７，７）までス
キャンを行なう（図３（Ａ）参照）。仮に、（ｎ，ａ）
番地（ただし０≦ｎ≦７，０≦ａ≦７）で不良アドレス
が検出されたとすると、次に（ｎ＋１，ａ）番地に不良
があるか判定を行なう。ここで、不良がなければｎ番地
の不良は単独ビットの不良アドレスと分類される。ま
た、（ｎ＋１，ａ）番地に不良がある場合は少なくとも
２つ以上の不良ビットが連続して存在していると判断さ
れる。次に、（ｎ＋２，ａ）番地に不良があるか判定を
行なう。（ｎ＋２，ａ）番地にも不良ビットがある場合
は、少なくとも３ビット以上の不良ビットが連続して存
在しているので、これはライン性の不良モードに分類さ
れる。さらに、（ｎ＋１，ａ）番地に不良があり、（ｎ
＋２，ａ）番地に不良がない場合は、不良ビットが２つ
連続で存在することになり、これがペアビット不良と分
類される（図３（Ｂ）参照）。そして、ペアビット不良
について、アドレスのペアが偶−奇であるか、奇−偶で
あるかの判定を行なう。この判定は、初めに、不良であ
ると判定されたアドレスｎ番地が偶数であれば偶−奇ペ
アビットであり、上記ｎ番地が奇数であれば奇−偶ペア
ビットと分類される（図３（Ｃ）参照）。次に、サーチ
開始アドレスを（ｎ＋３，ａ）番地に移し、上記アルゴ
リズムを繰返し、これを最終アドレスまで実行し、複合
不良モードのうちからペアビットの抽出、偶奇ペアビッ
トの抽出を行なう。

【００１２】なお、表示方法としては図３（Ｂ）のよう
に、ペアビット不良をそのまま表示する方法と図３
（Ｃ）のように、ペアビット不良が発生した箇所に応じ
て不良発生箇所を示す方法とがある。これらのうち、図
３（Ｃ）を用いればペアビット不良の発生数をカウント
することができる。このように、本実施例によれば、特
定の不良モードに該当する不良を抽出することができる
ので特定の不良の発生状況の把握が容易になる。

【００１３】（第２実施例）図４は、上記した第１実施
例の検査方法を適用した検査システムの全体構成図を示
すブロック図である。この検査システムは、被測定メモ
リＬＳＩ１、テスタ１０、該テスタ１０の測定条件を設
定する条件設定手段２、上記テスタ１０から得られた不
良ビットのアドレスに基づいて不良解析を行なう不良ア
ドレス解析手段３、図２に示したようなアルゴリズムに
従って特定の不良モードの指定等を行なう不良モード設
定手段４、上記特定の不良モードに係る不良ビットの発
生状態を、例えばフェイル・ビット・マップにて表示す
る不良ビット表示手段５とによって構成されている。
尚、上記不良ビット表示手段５はＣＲＴ，プリンタ等に
よって構成され、不良モード設定手段４はキーボード、
ＣＲＴの画面を触れることにより入力操作が行われる入
力装置等によって構成される。

【００１４】又、上記テスタ１０は、テスタ全体の動作
を制御するコントローラ１１、テストパターン，タイミ
ング発生等の機能を有するパターン・ジェネレータ１
２、被測定メモリＬＳＩ１の入力信号波形を駆動する駆
動部１３、上記テストパターンによる期待値と上記被測
定メモリＬＳＩ１の出力を比較して不良アドレスを検出
する比較手段１４、不良ビットのアドレスが記憶される
不良アドレス記憶部１５、直流試験の電流／電圧値を検
出する測定器１６、及び上記被測定メモリＬＳＩ１への
電源供給部１７にて構成されている。尚、不良アドレス
記憶部１５は、種々の測定条件下にて行われた不良ビッ
トの判定結果を、例えばハード・ディスク等に記憶して
おくものである。

【００１５】このように構成された本発明の検査システ
ムにおいては、先ず、条件設定手段２によって、当該テ
スタ１０による不良解析の測定条件が設定される。この
測定条件としては、例えば上記メモリＬＳＩ１に供給さ
れる電圧値、上記メモリＬＳＩへの書き込みデータ
（「０」，「１」の別）、読み出し／書き込みのタイミ
ング、テストパターン等があげられる。

【００１６】テスタ１０は、上記設定された測定条件下
で当該メモリＬＳＩ１に発生した不良ビットの検出を行
なう。そして、このとき検出された不良ビットのアドレ
スは、上記不良アドレス記憶部１５に所望の態様にて記
憶される（前述の「フェイル・ビット・データ」（図３
（Ａ））。

【００１７】上記不良ビットのアドレス（フェイル・ビ
ット・データ）は、不良アドレス解析手段３に送られ
る。この不良アドレス解析手段３には、不良モード設定
手段４が接続されており、この不良モード設定手段４に
より、設計者が指定する特定の不良モードが入力され
る。そして、不良アドレス解析手段３は、指定された特
定の不良モードに係る不良ビットのみを、上記不良アド
レス記憶部１５に記憶されているフェイル・ビット・デ
ータから抽出する処理を行なう。このとき抽出されたフ
ェイル・ビット・データ（前述のフェイル・ビット・デ
ータ。図３（Ｂ）あるいは（Ｃ）に記載）は、不良ビッ
ト表示手段５（ＣＲＴ，プリンタ等）に送られて、当該
不良ビットの分布状態が、例えば「フェイル・ビット・
マップ」にて表示される。

【００１８】さらに、上記不良アドレス解析手段３から
は、指定された特定の不良モードに係る不良解析を行な
うべき測定範囲、その他解析に必要な測定条件が上記条
件設定手段２に伝えられる。このようにして、不良解析
を行なう場合、測定範囲は必ずしも全ビットを対象とす
る必要がなくこの測定範囲の設定によって不良解析用の
部分テストが行われる。さらにまた、エンジニアリング
・ワークステーション（以下ＥＷＳと記す）等を備えた
高性能テスタであれば、上記フェイルアドレス解析手段
３、不良モード設定手段４、不良ビット表示手段５、及
び条件設定手段２の機能をテスタで実現することも可能
である。

【００１９】次に、前述した検査システムによるメモリ
ＬＳＩの不良原因の解析処理の手順について説明する。
図５は、本実施例のメモリＬＳＩの検査方法における一
手法としての不良解析処理を行うためのフローチャート
である。以下、図４、図５を用いて本発明による不良解
析の手順について説明する。この不良解析処理手順が開
始されると、先ず、コントローラからの制御信号に基い
て、ＤＣテスト、ＡＣファンクションテストが行われる
（ステップ１）。このうちＡＣファンクションテスト
は、メモリＬＳＩの全ビットについて、その動作状態の
良否を判別するもので、以下の手順にしたがって行われ
る。

【００２０】先ず、条件設定手段２によって測定条件が
設定されると、当該条件を受けてテスタ１０のコントロ
ーラ１１が電源供給部１７、パターン・ジェネレータ１
２を制御し、検査に必要な信号を被測定メモリＬＳＩ１
に送る。一方、検査に必要な信号のうち、書込みデータ
を比較手段にも送り、被測定メモリＬＳＩ１の読み出し
データと一致しているか否かを判別する。一致している
場合は「パス」と判別され、不良ビットは発生しない
が、不一致の場合は不良と判別され、不良となるアドレ
スに対応して不良ビットデータがファイル・アドレス記
憶部１５に記憶される。

【００２１】このようにして得られた不良ビットデータ
は不良ビット解析手段３に送られる（ステップ２）。一
方、着目する１乃至複数の特定の不良モードを検出する
アルゴリズム（ステップ３）を、不良モード設定手段４
から不良ビット解析手段３に送り、特定の不良モードデ
ータを抽出する（ステップ４）。この抽出した不良モー
ドデータを特定の不良モードに係る不良ビットデータ
（Ａ）（ステップ５）として取得し、次に特定の不良モ
ード以外の不良モードに係る不良ビットデータ（Ｂ）を
取得する（ステップ６）。当該不良解析時には解析対象
となる不良ビットデータ（Ａ）の、解析試験範囲の指定
及び必要に応じ、マスクデータとして不良ビットデータ
（Ｂ）を条件設定手段２を介して設定（ステップ７）
し、更にその他、テストパターン、入力レベル／デー
タ、出力判定条件等の解析試験条件を条件手段２を介し
て設定した後、解析試験を実施（ステップ８）する。

【００２２】解析試験の結果から、不良ビットデータ
（Ａ）の試験範囲における不良ビットの増減、特定の不
良モードとの一致／不一致等を比較検出し、所望の結果
が得られれば不良解析を終了する。試験結果の解析は不
良ビットデータ（Ｂ）を判定条件から除いた状態でのパ
ス／フェイル判定、不良ビット数のカウント、不良ビッ
トの分布状態の表示、特定の不良モードとの一致／不一
致判別等をテスタ１０、不良アドレス解析手段３、不良
ビット表示手段５等から得る。所望の結果が得られなけ
れば必要に応じ、新たな解析試験条件を設定して解析試
験を継続する（ステップ９）。

【００２３】なお、上記では、解析対象を不良ビットデ
ータ（Ａ）とし、不良ビットデータ（Ｂ）を試験結果の
解析対象から除去するケースについて説明を行ったが、
反対に１乃至複数の特定の不良モードに係る不良ビット
データ（Ａ）を解析対象外とし、特定の不良モード以外
の不良モードに係る不良ビットデータ（Ｂ）を解析対象
とするケースも考えられる。この場合、解析対象をどち
らにするかだけの違いであり、他の部分の機能は上記と
同様に考えられる。このように、本実施例によれば、特
定の不良モードに該当する不良を抽出することができる
ので解析対象を絞り込むことができ、解析時間が短縮化
できる。

【００２４】（第３実施例）次に、上記した第１実施例
の検査方法を用いて得られた、不良ビットの表示方法に
ついて図６のフェイル・ビット・マップ、図７の縮約ビ
ットマップの一例を用いて説明する。上記したように図
４に示した本実施例の検査システムは、不良アドレス解
析手段３に接続されている不良ビット表示手段５によっ
て、メモリＬＳＩに混在する、多数の不良ビットの中か
ら、指定された不良モードに係る不良ビットを抽出し
て、これを表示することができるが、斯かる表示は、所
謂「縮約ビットマップ」を用いた不良解析に有用であ
る。即ち、縮約ビットマップは、多ビットを１単位とし
て、フェイル・ビット・マップ上に、その不良発生位置
を表わしたものである。このため、メモリＬＳＩ上に、
仮に図６に示すように、単独（ビット、ワード線）不
良、ペア（ビット、ワード線）不良が混在して発生して
いた場合、この縮約ビットマップをそのまま用いると、
図７（Ａ）のように、これらを区別することなく、不良
ビット発生箇所のみが表され、単独不良、ペア不良の別
を表示することができなかった。

【００２５】これに対し、本実施例の検査システムで
は、特定の不良モードを設定し（この場合、例えばＸ方
向での単独不良、あるいはペア不良）、当該不良ビット
のみを別々に表示することができるので、縮約ビットマ
ップを用いて、図７（Ｂ）に示すように単独不良のみを
表示させたり、図７（Ｃ）のようにペア不良のみを表示
させることができる。

【００２６】ここで、単独ビット不良とは、隣接するビ
ット（又はワード線／ビット線）と無関係に単独で不良
となるビット不良であり、ペアビット不良とは、隣接す
るビット（又はワード線／ビット線）と対をなして不良
となるものである。これらの不良ビット発生態様は、セ
ル構造に起因するため、ここでは、詳細は述べないが、
各プロセス不良に対して、不良モードを設定することに
より、縮約ビットマップを用いて不良原因の特定ができ
る。

【００２７】この解析システムが特に有効であるのは、
縮約率（何ビットを１ビットとして表示するかの比率の
ことを示す）が大きく、不良が多く発生している場合で
ある。図８を用いて本実施例をウェハ規模に適用した表
示例について説明する。このときに、ウェハ内に分布す
る多発不良が発生すると、従来の手法では図８（Ａ）に
示すように、この多発不良の正確な分布を表示できない
ばかりでなく、多発不良におおわれた部分に発生してい
る不良を表示することもできなかった。これに対して、
本実施例の検査システムでは、不良モードとして注目し
ている多発不良あるいは着目不良を除いた不良に設定す
ることにより、当該不良ビットのみを別々に表示するこ
とができるので、縮約ビットマップを用いて、図８
（Ｂ）のように注目している多発不良の正確な分布が表
示できる。さらに、図８（Ｃ）のように多発不良におお
われている部分に発生している不良も表示することがで
きる。以上のように、本実施例によると、不良モードに
応じた不良ビットの表示ができるため、従来は縮約しな
いフェイルビットマップの表示が必要であった解析が、
縮約ビットマップだけで行えるようになり、迅速な解析
が可能になる。

【００２８】以上説明したように、本実施例の検査方法
及びその検査システムでは、所定の測定条件下で発生し
た不良ビットに対し、着目する特定の不良モードに係る
不良ビットを抽出することにより、混在した不良モード
の中から着目する特定の不良モードの発生状況を容易に
把握することが出来ると共に、解析対象を容易に明らか
にすることが出来るようになる。更に、上記検査方法を
応用した検査システムではフェイルアドレス解析手段に
より、特定の不良モードに係る不良ビットデータと上記
特定の不良モード以外の不良モードに係る不良ビットデ
ータとに分別されるようになっている。この結果から、
どちらか一方の不良ビットデータを解析対象とし、他方
の不良ビットデータを解析対象外として必要に応じマス
クデータとして不良解析を行なうことができる。そし
て、当該不良解析を行うにあたり、解析に適した測定範
囲、及び解析から除去される解析対象外の不良ビットデ
ータがマスクデータとして条件設定手段を通してテスタ
に送られると共に、テストパターンなど、他の試験条件
も同様にテスタに送られる。これにより、解析試験時に
はテスタによって、所定の測定範囲内の試験とその試験
条件下での不良ビット数の増減、あるいはその分布状態
の変化、着目している不良モードとの一致／不一致の判
別を的確に、且つ効率よく把握することが出来るように
なる。

【００２９】更に、別の応用例では、所定の測定条件下
で発生した不良ビットに対し、特定の不良モードに係る
不良ビットデータを抽出し、特定の不良モード、あるい
はそれを除いた不良ビットに着目し、フェイル・ビット
・マップを縮約処理することにより、ウェハ規模のフェ
イル・ビット・マップで着目した不良ビットをマクロに
捕らえることができ、不良ビット表示手段等で表現でき
る。これにより当該不良モードの発生状況、及びウェハ
での分布状態を効率良く把握することが出来るようにな
る。

【００３０】以上、本発明者によってなされた発明を実
施例に基づき説明したが、本発明は上記実施例に限定さ
れるものではなく、その要旨を逸脱しない範囲で種々変
更可能であることは言うまでもない。例えば、上記実施
例では、テスタにより、先ず、メモリＬＳＩの全ビット
の良否を判定して、不良ビットデータを取得し、不良ア
ドレス解析手段、及び不良モード設定手段によって、こ
の不良ビットデータから指定された特定の不良モードに
該当する不良ビットを抽出しているが、予め検出したい
不良モードをテスタに入力しておいても良い。又、不良
モードとしては、実施例にて例示したものに限ることな
く、メモリＬＳＩの発生し得るすべての不良モードをア
ドレスの論理の組合せ等で生成し、指定することが出来
る。又、本実施例では、検査手段として、テスタを用い
た場合について説明したが、本発明はこれに限定される
ものではなく、例えば、外観検査装置、操作型電子顕微
鏡などとの組合せによって検出手段を実現することも可
能である。

【００３１】以上の説明では主として本発明者によって
なされた発明をその利用分野である半導体記憶装置の不
良解析技術に適用した場合について説明したが、この発
明はそれに限定されるものではなく、半導体集積回路装
置の不良検査技術一般に利用することができる。

【００３２】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、混在した不良モードの中か
ら特定の不良モードに係る不良ビットを抽出したことに
より不良解析対象を明らかにすることができるため、不
良ビットの発生原因の解析作業を、迅速に、かつ容易に
行うことができるとともに、特定の不良モードの発生状
況を容易に監視でき、不良解析効率を向上させるととも
に歩留向上、ひいてはメモリＬＳＩの製造コストの低減
が達成される。

【図面の簡単な説明】

【図１】メモリＬＳＩの検査方法における特定の不良モ
ードのデータを抽出する方法に関するフローチャートで
ある。

【図２】特定の不良モードを検出するためのアルゴリズ
ムの一例である。

【図３】図２による抽出例のフェイル・ビット・マップ
表示を示す説明図である。

【図４】本発明の検査方法を適用した検査システムの全
体構成図である。

【図５】本発明のメモリＬＳＩの検査方法における一手
法としての不良解析システムに当該処理を行わせるため
のフローチャートである。

【図６】本発明の検査方法を用いて得られた不良ビット
をフェイル・ビット・マップにて表した図である。

【図７】図６のフェイル・ビット・データを特定の不良
モードに着目して表した図である。

【図８】本発明の検査方法をウェハ規模に適用した表示
例である。

【符号の説明】

１ 被測定メモリＬＳＩ ２ 条件設定手段 ３ 不良アドレス解析手段 ４ 不良モード設定手段 ５ 不良ビット表示手段 １０ テスタ １１ コントローラ １２ パターンジェネレータ １５ 不良アドレス記憶部

Claims (5)

【特許請求の範囲】
1. 【請求項１】 半導体記憶装置の検査方法において、所
   定の測定条件下で半導体記憶装置に生じた不良ビットの
   アドレスを検出したのちに、上記検出した不良ビットの
   アドレスを所定の不良モードに対応するアドレスの規則
   性により上記所定の不良モードに含まれるか否かを判定
   して、上記所定の不良モードに含まれるアドレスを抽出
   することによりその検査を行なうことを特徴とする半導
   体記憶装置の検査方法。
2. 【請求項２】 所定の測定条件下で半導体記憶装置の検
   査を行うための検査手段と、上記測定条件下で生じた不
   良ビットのアドレスを検出するための不良ビット検出手
   段と、特定の不良モードに対応したアドレスの規則性あ
   るいは複数の上記特定の不良モードに対応した規則性の
   組合せと、組合わせる順序とを設定するための不良モー
   ド設定手段と、該不良モード設定手段によって設定され
   た不良モードに係る不良ビットのアドレスを抽出あるい
   は分別する解析手段とを含むことを特徴とする半導体記
   憶装置の検査システム。
3. 【請求項３】 上記検査システムは、上記解析手段によ
   り処理された不良ビットの有無あるいは発生頻度、及び
   そのアドレスあるいは上記不良ビットを対象としたフェ
   イル・ビット・マップを表示するための手段を含むもの
   であることを特徴とする請求項２に記載の半導体記憶装
   置の検査システム。
4. 【請求項４】 上記フェイル・ビット・マップは１ビッ
   トあるいは複数ビットを１単位として表示するものであ
   ることを特徴とする請求項３に記載の半導体記憶装置の
   検査システム。
5. 【請求項５】 上記検査システムは、上記解析手段によ
   り得られた上記不良ビットのアドレスから、試験範囲及
   びその他の解析条件、又は、マスクデータ及びその他の
   解析条件を設定する条件設定手段を含むものであること
   を特徴とする請求項２乃至４に記載の半導体記憶装置の
   検査システム。