JPH10222998A - メモリ試験方法及びメモリ試験装置 - Google Patents
メモリ試験方法及びメモリ試験装置Info
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- JPH10222998A JPH10222998A JP9021340A JP2134097A JPH10222998A JP H10222998 A JPH10222998 A JP H10222998A JP 9021340 A JP9021340 A JP 9021340A JP 2134097 A JP2134097 A JP 2134097A JP H10222998 A JPH10222998 A JP H10222998A
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Abstract
(57)【要約】
【課題】 ウェハプロセスの問題点解析を短時間で効率
よく行うことができるメモリ試験装置を提供する。 【解決手段】 メモリ試験装置１０は、不良解析メモリ
５、物理変換及び要素ごとのフェイルビットマップ表示
処理を行う演算処理装置１１、不良セルの位置を要素ご
とのフェイルビットマップにより表示可能な表示装置１
２、演算処理装置１１の処理内容を記憶する記憶装置１
３を備え、半導体メモリを試験し、試験後の不良セルの
位置を不良解析メモリ５に蓄積するとともに、ウェハプ
ロセスの工程で使用するマスクデータ情報に基づいて不
良解析メモリ５に蓄積されたデータからメモリのブロッ
クごと、ビット線ごと、ワード線ごと、その他の不良等
の要素に分けて要素ごとのフェイルビットマップを表示
するように構成する。
よく行うことができるメモリ試験装置を提供する。 【解決手段】 メモリ試験装置１０は、不良解析メモリ
５、物理変換及び要素ごとのフェイルビットマップ表示
処理を行う演算処理装置１１、不良セルの位置を要素ご
とのフェイルビットマップにより表示可能な表示装置１
２、演算処理装置１１の処理内容を記憶する記憶装置１
３を備え、半導体メモリを試験し、試験後の不良セルの
位置を不良解析メモリ５に蓄積するとともに、ウェハプ
ロセスの工程で使用するマスクデータ情報に基づいて不
良解析メモリ５に蓄積されたデータからメモリのブロッ
クごと、ビット線ごと、ワード線ごと、その他の不良等
の要素に分けて要素ごとのフェイルビットマップを表示
するように構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリ試験
方法に係り、詳細には、メモリを試験し、不良セルの位
置をフェイルビットマップとして表示してメモリの不良
解析を行うメモリ試験方法及びメモリ試験装置に関す
る。
方法に係り、詳細には、メモリを試験し、不良セルの位
置をフェイルビットマップとして表示してメモリの不良
解析を行うメモリ試験方法及びメモリ試験装置に関す
る。
【０００２】
【従来の技術】メモリＬＳＩは、メモリセルとその周辺
回路が同一チップに搭載されており、メモリＬＳＩの試
験では各種の特徴のある試験技術が用いられている。
回路が同一チップに搭載されており、メモリＬＳＩの試
験では各種の特徴のある試験技術が用いられている。
【０００３】フェイルビットマップは、チップ内のセル
アレーに着目して、アドレス対応に不良セルの位置を２
次元マップ表示する方法である。フェイルビットマップ
は、不良セルの位置を正確にとらえられるので、製造マ
スクやチップ上の配線抵抗と不良セルの関係等のセル位
置による詳細な解析に用いられる。不良セルの位置は、
不良解析メモリに蓄積する。
アレーに着目して、アドレス対応に不良セルの位置を２
次元マップ表示する方法である。フェイルビットマップ
は、不良セルの位置を正確にとらえられるので、製造マ
スクやチップ上の配線抵抗と不良セルの関係等のセル位
置による詳細な解析に用いられる。不良セルの位置は、
不良解析メモリに蓄積する。
【０００４】従来のこの種のメモリの不良解析装置とし
ては、例えば、特開平６−１３１８９８号、特開平６−
１１９７９９号、の各公報に開示されたものがある。
ては、例えば、特開平６−１３１８９８号、特開平６−
１１９７９９号、の各公報に開示されたものがある。
【０００５】図６は従来のメモリ試験装置の構成を示す
図である。
図である。
【０００６】図６において、１はパターン発生器、２は
波形生成器、３は試験メモリ、４は論理比較器、５は不
良解析メモリ、６は物理変換を行うための演算処理装
置、７は不良セルの位置をフェイルビットマップとして
表示する表示装置、８は記憶装置である。
波形生成器、３は試験メモリ、４は論理比較器、５は不
良解析メモリ、６は物理変換を行うための演算処理装
置、７は不良セルの位置をフェイルビットマップとして
表示する表示装置、８は記憶装置である。
【０００７】上記パターン発生器１からは、試験パター
ンデータＰＤと、期待値パターンＫＤとが出力される。
試験パターンデータＰＤは波形生成器２に与えられ、こ
の波形生成器２で実波形に変換され、試験パターン信号
として被試験メモリ３に与えられる。また、試験パター
ンデータＰＤには、アドレス信号が付加されており、そ
のアドレス信号によって被試験メモリ３がアクセスされ
て試験パターン信号の書き込みと読み出しが行われる。
ンデータＰＤと、期待値パターンＫＤとが出力される。
試験パターンデータＰＤは波形生成器２に与えられ、こ
の波形生成器２で実波形に変換され、試験パターン信号
として被試験メモリ３に与えられる。また、試験パター
ンデータＰＤには、アドレス信号が付加されており、そ
のアドレス信号によって被試験メモリ３がアクセスされ
て試験パターン信号の書き込みと読み出しが行われる。
【０００８】上記被試験メモリ３から読み出されたデー
タは、論理比較器４に与えられ、この論理比較器４で、
パターン発生器１から出力された期待値データＫＤと比
較される。
タは、論理比較器４に与えられ、この論理比較器４で、
パターン発生器１から出力された期待値データＫＤと比
較される。
【０００９】上記論理比較器４の出力側には、不良解析
メモリ５が接続されており、この不良解析メモリ５は、
被試験メモリ３と同等のアドレス空間を有し、被試験メ
モリ３と同じアドレス信号でアクセスされる。論理比較
器４で不一致が検出されると、不良解析メモリ５には不
一致が発生したアドレスに不良の発生を表す「１」論理
が書き込まれる。
メモリ５が接続されており、この不良解析メモリ５は、
被試験メモリ３と同等のアドレス空間を有し、被試験メ
モリ３と同じアドレス信号でアクセスされる。論理比較
器４で不一致が検出されると、不良解析メモリ５には不
一致が発生したアドレスに不良の発生を表す「１」論理
が書き込まれる。
【００１０】このように構成することにより、試験終了
後に不良解析メモリ５を読み出し、「１」論理が書き込
まれたアドレスを読み出すようにすれば、不良セルの位
置を知ることができる。
後に不良解析メモリ５を読み出し、「１」論理が書き込
まれたアドレスを読み出すようにすれば、不良セルの位
置を知ることができる。
【００１１】この不良解析メモリ５の内容をデバイスの
メモリセルレイアウトイメージに並び換えて（以後、物
理変換という）不良セルの位置を表示装置にドット表示
等によって表示させる。この表示方法をフェイルビット
マップといい、このフェイルビットマップにより不良セ
ルの特定を容易にしている。
メモリセルレイアウトイメージに並び換えて（以後、物
理変換という）不良セルの位置を表示装置にドット表示
等によって表示させる。この表示方法をフェイルビット
マップといい、このフェイルビットマップにより不良セ
ルの特定を容易にしている。
【００１２】図７は上記演算処理装置６における不良解
析処理を示すフローチャートであり、図中のＳはフロー
の各ステップを示す。
析処理を示すフローチャートであり、図中のＳはフロー
の各ステップを示す。
【００１３】まず、ステップＳ１で不良解析メモリ５へ
の不良取り込みを行い、ステップＳ２で記憶装置８への
不良ビット情報の書込みを行う。
の不良取り込みを行い、ステップＳ２で記憶装置８への
不良ビット情報の書込みを行う。
【００１４】次いで、ステップＳ３で不良ビットデータ
を物理変換後、表示装置７に表示して処理を終える。
を物理変換後、表示装置７に表示して処理を終える。
【００１５】このように、プロービングテスト（ウェハ
でのテスト）で得られる不良ビットデータを上記図７に
示す処理により記憶装置８に記憶しておき、物理変換後
のフェイルビットマップを縮小処理し、ウェハショット
イメージに並べると（図６の表示装置７参照）、プロー
ビングテスト終了後に、複数デバイスの大まかな不良状
況を観察することができ、また各デバイスに注目すれば
不良セル位置の詳細観測も可能である。
でのテスト）で得られる不良ビットデータを上記図７に
示す処理により記憶装置８に記憶しておき、物理変換後
のフェイルビットマップを縮小処理し、ウェハショット
イメージに並べると（図６の表示装置７参照）、プロー
ビングテスト終了後に、複数デバイスの大まかな不良状
況を観察することができ、また各デバイスに注目すれば
不良セル位置の詳細観測も可能である。
【００１６】
【発明が解決しようとする課題】しかしながら、このよ
うな従来のメモリの不良解析装置にあっては、上述した
解析により、個々のメモリデバイスのセル欠陥位置をグ
ラフィカルに表示し、解析することは容易にできもの
の、その欠陥がそのデバイス固有のものであるのか、あ
るいは、そのウェハプロセスのいずれかの工程で生じた
問題で発生し、歩留まり低下の一因になっているのかを
判断するのは難しかった。また、複数の欠陥が混在する
不良情報の中から、どのような不良要因が含まれている
のかを分離していくためには、単にフェイルビットマッ
プを表示し解析する方法では非常な労力を要する。この
問題はメモリ容量が大規模になればなるほど深刻な問題
となってくる。
うな従来のメモリの不良解析装置にあっては、上述した
解析により、個々のメモリデバイスのセル欠陥位置をグ
ラフィカルに表示し、解析することは容易にできもの
の、その欠陥がそのデバイス固有のものであるのか、あ
るいは、そのウェハプロセスのいずれかの工程で生じた
問題で発生し、歩留まり低下の一因になっているのかを
判断するのは難しかった。また、複数の欠陥が混在する
不良情報の中から、どのような不良要因が含まれている
のかを分離していくためには、単にフェイルビットマッ
プを表示し解析する方法では非常な労力を要する。この
問題はメモリ容量が大規模になればなるほど深刻な問題
となってくる。
【００１７】本発明は、ウェハプロセスの問題点解析を
短時間で効率よく行うことができるメモリ試験方法及び
メモリ試験装置を提供することを目的とする。
短時間で効率よく行うことができるメモリ試験方法及び
メモリ試験装置を提供することを目的とする。
【００１８】
【課題を解決するための手段】本発明に係るメモリ試験
方法は、不良セルの位置を不良解析メモリに蓄積すると
ともに、フェイルビットマップとして表示するメモリ試
験方法において、ビット線に関する不良セルの数を合計
する工程と、合計された不良セルの数と所定値とを比較
する工程と、比較結果に基づいてビット線を不良ビット
線として表示する工程とを備えたことを特徴とする。
方法は、不良セルの位置を不良解析メモリに蓄積すると
ともに、フェイルビットマップとして表示するメモリ試
験方法において、ビット線に関する不良セルの数を合計
する工程と、合計された不良セルの数と所定値とを比較
する工程と、比較結果に基づいてビット線を不良ビット
線として表示する工程とを備えたことを特徴とする。
【００１９】本発明に係るメモリ試験方法は、不良セル
の位置を不良解析メモリに蓄積するとともに、フェイル
ビットマップとして表示するメモリ試験方法において、
ワード線に関する不良セルの数を合計する工程と、合計
された不良セルの数と所定値とを比較する工程と、比較
結果に基づいてワード線を不良ワード線として表示する
工程とを備えたことを特徴とする。
の位置を不良解析メモリに蓄積するとともに、フェイル
ビットマップとして表示するメモリ試験方法において、
ワード線に関する不良セルの数を合計する工程と、合計
された不良セルの数と所定値とを比較する工程と、比較
結果に基づいてワード線を不良ワード線として表示する
工程とを備えたことを特徴とする。
【００２０】本発明に係るメモリ試験方法は、不良セル
の位置を不良解析メモリに蓄積するとともに、フェイル
ビットマップとして表示するメモリ試験方法において、
ブロックに関する不良セルの数を合計する工程と、合計
された不良セルの数と所定値とを比較する工程と、比較
結果に基づいてブロックを不良ブロックとして表示する
工程とを備えたことを特徴とする。
の位置を不良解析メモリに蓄積するとともに、フェイル
ビットマップとして表示するメモリ試験方法において、
ブロックに関する不良セルの数を合計する工程と、合計
された不良セルの数と所定値とを比較する工程と、比較
結果に基づいてブロックを不良ブロックとして表示する
工程とを備えたことを特徴とする。
【００２１】本発明に係るメモリ試験方法は、不良セル
の位置を不良解析メモリに蓄積するとともに、フェイル
ビットマップとして表示するメモリ試験方法において、
メモリセル欠陥に関する不良セルの数を合計する工程
と、合計された不良セルの数と所定値とを比較する工程
と、比較結果に基づいてメモリセル欠陥を不良セルとし
て表示する工程とを備えたことを特徴とする。
の位置を不良解析メモリに蓄積するとともに、フェイル
ビットマップとして表示するメモリ試験方法において、
メモリセル欠陥に関する不良セルの数を合計する工程
と、合計された不良セルの数と所定値とを比較する工程
と、比較結果に基づいてメモリセル欠陥を不良セルとし
て表示する工程とを備えたことを特徴とする。
【００２２】本発明に係るメモリ試験方法は、不良セル
の位置を不良解析メモリに蓄積するとともに、フェイル
ビットマップとして表示するメモリ試験方法において、
ビット線に関する不良セルの数を合計する工程と、合計
された不良セルの数と第１の値とを比較する工程と、比
較結果に基づいてビット線を不良ビット線として表示す
る工程と、ワード線に関する不良セルの数を合計する工
程と、合計された不良セルの数と第２の値とを比較する
工程と、比較結果に基づいてワード線を不良ワード線と
して表示する工程と、ブロックに関する不良セルの数を
合計する工程と、合計された不良セルの数と第３の値と
を比較する工程と、比較結果に基づいてブロックを不良
ブロックとして表示する工程とを備えたことを特徴とす
る。
の位置を不良解析メモリに蓄積するとともに、フェイル
ビットマップとして表示するメモリ試験方法において、
ビット線に関する不良セルの数を合計する工程と、合計
された不良セルの数と第１の値とを比較する工程と、比
較結果に基づいてビット線を不良ビット線として表示す
る工程と、ワード線に関する不良セルの数を合計する工
程と、合計された不良セルの数と第２の値とを比較する
工程と、比較結果に基づいてワード線を不良ワード線と
して表示する工程と、ブロックに関する不良セルの数を
合計する工程と、合計された不良セルの数と第３の値と
を比較する工程と、比較結果に基づいてブロックを不良
ブロックとして表示する工程とを備えたことを特徴とす
る。
【００２３】本発明に係るメモリ試験方法は、不良セル
の位置を不良解析メモリに蓄積するとともに、フェイル
ビットマップとして表示するメモリ試験方法において、
複数のチップに関して共通のアドレスを持つ不良セルの
数を合計する工程と、合計された不良セルの数に基づい
てフェイルビットマップを表示する工程とを備えたこと
を特徴とする。
の位置を不良解析メモリに蓄積するとともに、フェイル
ビットマップとして表示するメモリ試験方法において、
複数のチップに関して共通のアドレスを持つ不良セルの
数を合計する工程と、合計された不良セルの数に基づい
てフェイルビットマップを表示する工程とを備えたこと
を特徴とする。
【００２４】上記メモリ試験方法は、複数のチップに関
して共通する不良ビット線の数を合計する工程と、合計
された不良ビット線の数に基づいてフェイルビットマッ
プを表示する工程とを備えたものであってもよい。
して共通する不良ビット線の数を合計する工程と、合計
された不良ビット線の数に基づいてフェイルビットマッ
プを表示する工程とを備えたものであってもよい。
【００２５】上記メモリ試験方法は、複数のチップに関
して共通する不良ワード線の数を合計する工程と、合計
された不良ワード線の数に基づいてフェイルビットマッ
プを表示する工程とを備えたものであってもよい。
して共通する不良ワード線の数を合計する工程と、合計
された不良ワード線の数に基づいてフェイルビットマッ
プを表示する工程とを備えたものであってもよい。
【００２６】上記メモリ試験方法は、複数のチップに関
して共通する不良ブロックの数を合計する工程と、合計
された不良ブロックの数に基づいてフェイルビットマッ
プを表示する工程とを備えたものであってもよい。
して共通する不良ブロックの数を合計する工程と、合計
された不良ブロックの数に基づいてフェイルビットマッ
プを表示する工程とを備えたものであってもよい。
【００２７】上記メモリ試験方法は、複数のチップに関
して共通するメモリセル欠陥の数を合計する工程と、合
計されたメモリセル欠陥の数に基づいてフェイルビット
マップを表示する工程とを備えたものであってもよい。
して共通するメモリセル欠陥の数を合計する工程と、合
計されたメモリセル欠陥の数に基づいてフェイルビット
マップを表示する工程とを備えたものであってもよい。
【００２８】上記メモリ試験方法は、複数のチップに関
して共通する不良ビット線の数を合計する工程と、複数
のチップに関して共通する不良ワード線の数を合計する
工程と、複数のチップに関して共通する不良ブロックの
数を合計する工程と、合計された不良ビット線、不良ワ
ード線及び不良ブロックの数に基づいてフェイルビット
マップを表示する工程とを備えたものであってもよい。
して共通する不良ビット線の数を合計する工程と、複数
のチップに関して共通する不良ワード線の数を合計する
工程と、複数のチップに関して共通する不良ブロックの
数を合計する工程と、合計された不良ビット線、不良ワ
ード線及び不良ブロックの数に基づいてフェイルビット
マップを表示する工程とを備えたものであってもよい。
【００２９】また、本発明に係るメモリ試験装置は、不
良セルの位置を不良解析メモリに蓄積するとともに、フ
ェイルビットマップとして表示するメモリ試験装置にお
いて、ビット線に関する不良セルの数を合計する不良セ
ル数合計手段と、合計された不良セルの数と所定値とを
比較する比較手段と、比較結果に基づいてビット線を不
良ビット線として表示する表示手段とを備える。
良セルの位置を不良解析メモリに蓄積するとともに、フ
ェイルビットマップとして表示するメモリ試験装置にお
いて、ビット線に関する不良セルの数を合計する不良セ
ル数合計手段と、合計された不良セルの数と所定値とを
比較する比較手段と、比較結果に基づいてビット線を不
良ビット線として表示する表示手段とを備える。
【００３０】本発明に係るメモリ試験装置は、不良セル
の位置を不良解析メモリに蓄積するとともに、フェイル
ビットマップとして表示するメモリ試験装置において、
ワード線に関する不良セルの数を合計する不良セル数合
計手段と、合計された不良セルの数と所定値とを比較す
る比較手段と、比較結果に基づいてワード線を不良ワー
ド線として表示する表示手段とを備える。
の位置を不良解析メモリに蓄積するとともに、フェイル
ビットマップとして表示するメモリ試験装置において、
ワード線に関する不良セルの数を合計する不良セル数合
計手段と、合計された不良セルの数と所定値とを比較す
る比較手段と、比較結果に基づいてワード線を不良ワー
ド線として表示する表示手段とを備える。
【００３１】本発明に係るメモリ試験装置は、不良セル
の位置を不良解析メモリに蓄積するとともに、フェイル
ビットマップとして表示するメモリ試験装置において、
ブロックに関する不良セルの数を合計する不良セル数合
計手段と、合計された不良セルの数と所定値とを比較す
る比較手段と、比較結果に基づいてブロックを不良ブロ
ックとして表示する表示手段とを備える。
の位置を不良解析メモリに蓄積するとともに、フェイル
ビットマップとして表示するメモリ試験装置において、
ブロックに関する不良セルの数を合計する不良セル数合
計手段と、合計された不良セルの数と所定値とを比較す
る比較手段と、比較結果に基づいてブロックを不良ブロ
ックとして表示する表示手段とを備える。
【００３２】本発明に係るメモリ試験装置は、不良セル
の位置を不良解析メモリに蓄積するとともに、フェイル
ビットマップとして表示するメモリ試験装置において、
メモリセル欠陥に関する不良セルの数を合計する不良セ
ル数合計手段と、合計された不良セルの数と所定値とを
比較する比較手段と、比較結果に基づいてメモリセル欠
陥を不良セルとして表示する表示手段とを備える。
の位置を不良解析メモリに蓄積するとともに、フェイル
ビットマップとして表示するメモリ試験装置において、
メモリセル欠陥に関する不良セルの数を合計する不良セ
ル数合計手段と、合計された不良セルの数と所定値とを
比較する比較手段と、比較結果に基づいてメモリセル欠
陥を不良セルとして表示する表示手段とを備える。
【００３３】本発明に係るメモリ試験装置は、不良セル
の位置を不良解析メモリに蓄積するとともに、フェイル
ビットマップとして表示するメモリ試験装置において、
複数のチップに関して共通のアドレスを持つ不良セルの
数を合計する不良セル数合計手段と、合計された不良セ
ルの数に基づいてフェイルビットマップを表示する表示
手段とを備える。
の位置を不良解析メモリに蓄積するとともに、フェイル
ビットマップとして表示するメモリ試験装置において、
複数のチップに関して共通のアドレスを持つ不良セルの
数を合計する不良セル数合計手段と、合計された不良セ
ルの数に基づいてフェイルビットマップを表示する表示
手段とを備える。
【００３４】上記メモリ試験装置は、複数のチップに関
して共通する不良ビット線の数を合計する不良ビット線
数合計手段と、合計された不良ビット線の数に基づいて
フェイルビットマップを表示する表示手段とを備えたも
のであってもよい。
して共通する不良ビット線の数を合計する不良ビット線
数合計手段と、合計された不良ビット線の数に基づいて
フェイルビットマップを表示する表示手段とを備えたも
のであってもよい。
【００３５】上記メモリ試験装置は、複数のチップに関
して共通する不良ワード線の数を合計する不良ワード線
数合計手段と、合計された不良ワード線の数に基づいて
フェイルビットマップを表示する表示手段とを備えたも
のであってもよい。
して共通する不良ワード線の数を合計する不良ワード線
数合計手段と、合計された不良ワード線の数に基づいて
フェイルビットマップを表示する表示手段とを備えたも
のであってもよい。
【００３６】上記メモリ試験装置は、複数のチップに関
して共通する不良ブロックの数を合計する不良ブロック
数合計手段と、合計された不良ブロックの数に基づいて
フェイルビットマップを表示する表示手段とを備えたも
のであってもよい。
して共通する不良ブロックの数を合計する不良ブロック
数合計手段と、合計された不良ブロックの数に基づいて
フェイルビットマップを表示する表示手段とを備えたも
のであってもよい。
【００３７】上記メモリ試験装置は、複数のチップに関
して共通するメモリセル欠陥の数を合計するメモリセル
欠陥数合計手段と、合計されたメモリセル欠陥の数に基
づいてフェイルビットマップを表示する表示手段とを備
えたものであってもよい。
して共通するメモリセル欠陥の数を合計するメモリセル
欠陥数合計手段と、合計されたメモリセル欠陥の数に基
づいてフェイルビットマップを表示する表示手段とを備
えたものであってもよい。
【００３８】上記メモリ試験装置は、合計手段が、ウェ
ハプロセスの工程で使用するマスクデータ情報に基づい
て合計するものであってもよい。
ハプロセスの工程で使用するマスクデータ情報に基づい
て合計するものであってもよい。
【００３９】上記メモリ試験装置は、上記マスクデータ
情報が、ウェハ上にパターンを露光させるときの同一露
光グループごとに、ウェハプロセスの工程で使用するマ
スクデータ情報であってもよく、上記マスクデータ情報
が、最小セルレイアウトグループごとに、ウェハプロセ
スの工程で使用するマスクデータ情報であってもよい。
情報が、ウェハ上にパターンを露光させるときの同一露
光グループごとに、ウェハプロセスの工程で使用するマ
スクデータ情報であってもよく、上記マスクデータ情報
が、最小セルレイアウトグループごとに、ウェハプロセ
スの工程で使用するマスクデータ情報であってもよい。
【００４０】
【発明の実施の形態】本発明に係るメモリ試験方法及び
メモリ試験装置は、メモリＬＳＩの不良解析を行う装置
に適用することができる。
メモリ試験装置は、メモリＬＳＩの不良解析を行う装置
に適用することができる。
【００４１】図１は本発明の第１の実施形態に係るメモ
リ試験方法及びメモリ試験装置の構成を示すブロック図
である。本実施形態に係るメモリ試験方法及びメモリ試
験装置は、メモリの不良解析処理及び表示方法に特徴が
あり、ハード的構成自体は前記図６と同様な装置を使用
することができる。このため、同一構成部材には同一番
号を付して使用する。
リ試験方法及びメモリ試験装置の構成を示すブロック図
である。本実施形態に係るメモリ試験方法及びメモリ試
験装置は、メモリの不良解析処理及び表示方法に特徴が
あり、ハード的構成自体は前記図６と同様な装置を使用
することができる。このため、同一構成部材には同一番
号を付して使用する。
【００４２】図１において、１０はメモリ試験装置であ
り、１はパターン発生器、２は波形生成器、３は試験メ
モリ、４は論理比較器、５は不良解析メモリ、１１は物
理変換及び要素ごとのフェイルビットマップ表示処理を
行う演算処理装置（不良セル数合計手段、合計手段、比
較手段）、１２は不良セルの位置を要素ごとのフェイル
ビットマップにより表示可能な表示装置（表示手段）、
１３は演算処理装置１１の処理内容を記憶する記憶装置
である。
り、１はパターン発生器、２は波形生成器、３は試験メ
モリ、４は論理比較器、５は不良解析メモリ、１１は物
理変換及び要素ごとのフェイルビットマップ表示処理を
行う演算処理装置（不良セル数合計手段、合計手段、比
較手段）、１２は不良セルの位置を要素ごとのフェイル
ビットマップにより表示可能な表示装置（表示手段）、
１３は演算処理装置１１の処理内容を記憶する記憶装置
である。
【００４３】上記パターン発生器１からは、試験パター
ンデータＰＤと、期待値パターンＫＤとが出力される。
試験パターンデータＰＤは波形生成器２に与えられ、こ
の波形生成器２で実波形に変換され、試験パターン信号
として被試験メモリ３に与えられる。また、試験パター
ンデータＰＤには、アドレス信号が付加されており、そ
のアドレス信号によって被試験メモリ３がアクセスされ
て試験パターン信号の書き込みと読み出しが行われる。
ンデータＰＤと、期待値パターンＫＤとが出力される。
試験パターンデータＰＤは波形生成器２に与えられ、こ
の波形生成器２で実波形に変換され、試験パターン信号
として被試験メモリ３に与えられる。また、試験パター
ンデータＰＤには、アドレス信号が付加されており、そ
のアドレス信号によって被試験メモリ３がアクセスされ
て試験パターン信号の書き込みと読み出しが行われる。
【００４４】上記被試験メモリ３から読み出されたデー
タは、論理比較器４に与えられ、この論理比較器４で、
パターン発生器１から出力された期待値データＫＤと比
較される。
タは、論理比較器４に与えられ、この論理比較器４で、
パターン発生器１から出力された期待値データＫＤと比
較される。
【００４５】上記論理比較器４の出力側には、不良解析
メモリ５が接続されており、この不良解析メモリ５は、
被試験メモリ３と同等のアドレス空間を有し、被試験メ
モリ３と同じアドレス信号でアクセスされる。論理比較
器４で不一致が検出されると、不良解析メモリ５には不
一致が発生したアドレスに不良の発生を表す「１」論理
が書き込まれる。
メモリ５が接続されており、この不良解析メモリ５は、
被試験メモリ３と同等のアドレス空間を有し、被試験メ
モリ３と同じアドレス信号でアクセスされる。論理比較
器４で不一致が検出されると、不良解析メモリ５には不
一致が発生したアドレスに不良の発生を表す「１」論理
が書き込まれる。
【００４６】試験終了後に不良解析メモリ５を読み出
し、「１」論理が書き込まれたアドレスを読み出すよう
にすれば、不良セルの位置を知ることができる。
し、「１」論理が書き込まれたアドレスを読み出すよう
にすれば、不良セルの位置を知ることができる。
【００４７】上記演算処理装置１１は、上記不良解析メ
モリ５の内容をデバイスのメモリセルレイアウトイメー
ジに並び換える物理変換を行って不良セルの位置をドッ
ト表示等によって表示するフェイルビットマップ処理に
加え、さらに、平面上に点が表示されるだけのフェイル
ビットマップに対して、ビット線不良、ワード線不良、
ブロック不良などの要素に分けて要素ごとのフェイルビ
ットマップを表示可能にし、さらにそれらを目的とする
グループごとに分けて処理する機能を有する。このビッ
ト線不良、ワード線不良などの要素ごとの不良処理の詳
細については図２及び図３により後述する。
モリ５の内容をデバイスのメモリセルレイアウトイメー
ジに並び換える物理変換を行って不良セルの位置をドッ
ト表示等によって表示するフェイルビットマップ処理に
加え、さらに、平面上に点が表示されるだけのフェイル
ビットマップに対して、ビット線不良、ワード線不良、
ブロック不良などの要素に分けて要素ごとのフェイルビ
ットマップを表示可能にし、さらにそれらを目的とする
グループごとに分けて処理する機能を有する。このビッ
ト線不良、ワード線不良などの要素ごとの不良処理の詳
細については図２及び図３により後述する。
【００４８】以下、上述のように構成されたメモリ試験
装置１０の動作を説明する。
装置１０の動作を説明する。
【００４９】図２は、メモリ試験装置１０の動作を示す
フローチャートであり、不良ビットデータを蓄えた不良
解析メモリ５を読み出し、物理変換による並び替えを行
い、このデータ（Ｄｐｙｎ）に各種パラメータによる処
理を行うものである。
フローチャートであり、不良ビットデータを蓄えた不良
解析メモリ５を読み出し、物理変換による並び替えを行
い、このデータ（Ｄｐｙｎ）に各種パラメータによる処
理を行うものである。
【００５０】まず、ステップＳ１１で、前記図６で述べ
た方法により取得した不良ビットデータを記憶装置１３
から読み出す。
た方法により取得した不良ビットデータを記憶装置１３
から読み出す。
【００５１】次いで、ステップＳ１２で記憶装置１３か
ら読み出したデータを、処理するチップの物理変換論理
式によるビットの並び替えを行って、変換後の不良情報
を表示装置１２にフェイルビットマップにより表示す
る。
ら読み出したデータを、処理するチップの物理変換論理
式によるビットの並び替えを行って、変換後の不良情報
を表示装置１２にフェイルビットマップにより表示す
る。
【００５２】ステップＳ１３では、あらかじめ与えてお
いたメモリのブロック分割情報を基に各Ｘ、Ｙライン上
の不良セル数を積算する。
いたメモリのブロック分割情報を基に各Ｘ、Ｙライン上
の不良セル数を積算する。
【００５３】この積算データをＮｂｘｎ，Ｎｂｙｎ（ｂ
＝０，１，２，…、ｎ＝０，１，２，…）とする。この
後、解析を行うメモリで、あらかじめ推測できる不良形
状のみに注目した加工を行う。加工例として、以下ステ
ップＳ１４〜Ｓ１７を説明する。
＝０，１，２，…、ｎ＝０，１，２，…）とする。この
後、解析を行うメモリで、あらかじめ推測できる不良形
状のみに注目した加工を行う。加工例として、以下ステ
ップＳ１４〜Ｓ１７を説明する。
【００５４】ステップＳ１４で、ブロック内の総メモリ
セル数未満の判定値Ｂｌｉｍに対し、Ｂｌｉｍ＜ｓｕｍ
（Ｎｂｘｎ）となるブロックをブロック不良と定義し、
この判定に当てはまるブロックの不良ビットマップのみ
表示し記憶装置１３に記憶する（ＤＢｌｎ）。
セル数未満の判定値Ｂｌｉｍに対し、Ｂｌｉｍ＜ｓｕｍ
（Ｎｂｘｎ）となるブロックをブロック不良と定義し、
この判定に当てはまるブロックの不良ビットマップのみ
表示し記憶装置１３に記憶する（ＤＢｌｎ）。
【００５５】ステップＳ１４に分類された不良ブロック
以外のブロックにより、ステップＳ１５の処理を以下の
ように行う。
以外のブロックにより、ステップＳ１５の処理を以下の
ように行う。
【００５６】ブロック内の１ワード線に存在するメモリ
セル数の最大値未満の判定値Ｙｌｉｍに対し、Ｎｂｘｎ
＞Ｙｌｉｍとなるラインを抽出し、この判定に当てはま
る不良ビットマップのみ表示し記憶装置１３に記憶する
（Ｄｗｎ）。
セル数の最大値未満の判定値Ｙｌｉｍに対し、Ｎｂｘｎ
＞Ｙｌｉｍとなるラインを抽出し、この判定に当てはま
る不良ビットマップのみ表示し記憶装置１３に記憶する
（Ｄｗｎ）。
【００５７】ステップＳ１４及びステップＳ１５以外の
不良ビットにより、ステップＳ１６の処理を以下のよう
に行う。
不良ビットにより、ステップＳ１６の処理を以下のよう
に行う。
【００５８】ブロック内の１ビット線に存在するメモリ
セル数の最大値未満の判定値Ｘｌｉｍに対しＮｂｙｎ＞
Ｘｌｉｍとなるラインを抽出し、この判定に当てはまる
不良ビットマップのみ表示し、記憶装置１３に記憶する
（Ｄｂｔｎ）。
セル数の最大値未満の判定値Ｘｌｉｍに対しＮｂｙｎ＞
Ｘｌｉｍとなるラインを抽出し、この判定に当てはまる
不良ビットマップのみ表示し、記憶装置１３に記憶する
（Ｄｂｔｎ）。
【００５９】さらに、ステップＳ１６以外の場合は、ス
テップＳ１７でステップＳ１４〜ステップＳ１６以外の
不良ビットを表示し、記憶装置１３に記憶する（Ｄｃ
ｎ）。図３は、上述した処理により不良ビットデータを
蓄えた不良解析メモリ５を読み出し、物理変換による並
び替え後、要素ごとのフェイルビットマップ表示処理を
行った表示を示す図である。
テップＳ１７でステップＳ１４〜ステップＳ１６以外の
不良ビットを表示し、記憶装置１３に記憶する（Ｄｃ
ｎ）。図３は、上述した処理により不良ビットデータを
蓄えた不良解析メモリ５を読み出し、物理変換による並
び替え後、要素ごとのフェイルビットマップ表示処理を
行った表示を示す図である。
【００６０】図３において、Ｎｂｘｎはブロックｂ，ア
ドレスｘｎライン上の不良ビット数、Ｎｂｙｎはブロッ
クｂ，アドレスｙｎライン上の不良ビット数であり、図
３（ａ）は全不良ビット表示、図３（ｂ）はブロック不
良のみ表示、図３（ｃ）はワード線不良のみ表示、図３
（ｄ）はビット線不良のみ表示、図３（ｅ）はその他不
良表示例である。
ドレスｘｎライン上の不良ビット数、Ｎｂｙｎはブロッ
クｂ，アドレスｙｎライン上の不良ビット数であり、図
３（ａ）は全不良ビット表示、図３（ｂ）はブロック不
良のみ表示、図３（ｃ）はワード線不良のみ表示、図３
（ｄ）はビット線不良のみ表示、図３（ｅ）はその他不
良表示例である。
【００６１】本実施形態に係るメモリ試験方法及びメモ
リ試験装置は、不良ビットデータを蓄えた不良解析メモ
リ５から不良ビットデータを読み出して、物理変換によ
る並び替えを行い、このデータ（Ｄｐｙｎ）に前記図２
に示す各種パラメータによる処理を行うものである。
リ試験装置は、不良ビットデータを蓄えた不良解析メモ
リ５から不良ビットデータを読み出して、物理変換によ
る並び替えを行い、このデータ（Ｄｐｙｎ）に前記図２
に示す各種パラメータによる処理を行うものである。
【００６２】すなわち、１チップの不良ビットマップに
おいて、図３に示すように、マップ上の不良数を、Ｘ
軸，Ｙ軸の各アドレスごとに集計し、この集計結果でマ
スク処理を行うことにより、ビット線、ワード線、小数
ビット不良など、注目する不良モードのみ表示する。上
記マスク処理として、例えばビット線不良の場合は、図
３（ａ）のＮｂｙｎ，Ｎｂｙｎ＋１，…のうち、ビット
線不良と定義する不良ビット数Ｎｂｌ未満の不良ライン
を消去し、表示を行うことにより、ビット線不良モード
のみ表示する。これにより解析したい不良モードの絞り
込みが可能になる。
おいて、図３に示すように、マップ上の不良数を、Ｘ
軸，Ｙ軸の各アドレスごとに集計し、この集計結果でマ
スク処理を行うことにより、ビット線、ワード線、小数
ビット不良など、注目する不良モードのみ表示する。上
記マスク処理として、例えばビット線不良の場合は、図
３（ａ）のＮｂｙｎ，Ｎｂｙｎ＋１，…のうち、ビット
線不良と定義する不良ビット数Ｎｂｌ未満の不良ライン
を消去し、表示を行うことにより、ビット線不良モード
のみ表示する。これにより解析したい不良モードの絞り
込みが可能になる。
【００６３】このように、従来例では単純にフェイルの
セルを表示するだけであったのに対し、本実施形態では
メモリのブロックごと、ビット線ごと、ワード線ごと、
その他の不良、等に分けて表示することが可能になる。
セルを表示するだけであったのに対し、本実施形態では
メモリのブロックごと、ビット線ごと、ワード線ごと、
その他の不良、等に分けて表示することが可能になる。
【００６４】以上説明したように、第１の実施形態に係
るメモリ試験装置１０は、不良解析メモリ５、物理変換
及び要素ごとのフェイルビットマップ表示処理を行う演
算処理装置１１、不良セルの位置を要素ごとのフェイル
ビットマップにより表示可能な表示装置１２、演算処理
装置１１の処理内容を記憶する記憶装置１３を備え、半
導体メモリを試験し、試験後の不良セルの位置を不良解
析メモリ５に蓄積するとともに、ウェハプロセスの工程
で使用するマスクデータ情報に基づいて不良解析メモリ
５に蓄積されたデータからメモリのブロックごと、ビッ
ト線ごと、ワード線ごと、その他の不良等の要素に分け
て要素ごとのフェイルビットマップを表示するように構
成しているので、混在したメモリの不良モードを、ブロ
ック不良、ワードライン不良、ビットライン不良、メモ
リセル欠陥に分類し表示することができ、対策を行いた
い不良モードに着目した解析が可能になる。
るメモリ試験装置１０は、不良解析メモリ５、物理変換
及び要素ごとのフェイルビットマップ表示処理を行う演
算処理装置１１、不良セルの位置を要素ごとのフェイル
ビットマップにより表示可能な表示装置１２、演算処理
装置１１の処理内容を記憶する記憶装置１３を備え、半
導体メモリを試験し、試験後の不良セルの位置を不良解
析メモリ５に蓄積するとともに、ウェハプロセスの工程
で使用するマスクデータ情報に基づいて不良解析メモリ
５に蓄積されたデータからメモリのブロックごと、ビッ
ト線ごと、ワード線ごと、その他の不良等の要素に分け
て要素ごとのフェイルビットマップを表示するように構
成しているので、混在したメモリの不良モードを、ブロ
ック不良、ワードライン不良、ビットライン不良、メモ
リセル欠陥に分類し表示することができ、対策を行いた
い不良モードに着目した解析が可能になる。
【００６５】したがって、欠陥がデバイス固有のもので
あるのか、ウェハプロセスのいずれかの工程で生じたか
の判断が容易になり、また、複数の欠陥が混在する不良
情報の中から、どのような不良要因が含まれているのか
容易に解析することが可能になる。特に、メモリ容量が
大規模になる場合であってもウェハプロセスの問題点解
析を短時間で効率よく行うことができる。
あるのか、ウェハプロセスのいずれかの工程で生じたか
の判断が容易になり、また、複数の欠陥が混在する不良
情報の中から、どのような不良要因が含まれているのか
容易に解析することが可能になる。特に、メモリ容量が
大規模になる場合であってもウェハプロセスの問題点解
析を短時間で効率よく行うことができる。
【００６６】図４は本発明の第２の実施形態に係るメモ
リ試験方法及びメモリ試験装置の全体処理を示す解析フ
ローチャートである。
リ試験方法及びメモリ試験装置の全体処理を示す解析フ
ローチャートである。
【００６７】本実施形態に係るメモリ試験方法及びメモ
リ試験装置は、前記図１における演算処理装置１１が、
フェイルビットマップに対して、ビット線不良、ワード
線不良、ブロック不良などの要素に分けて要素ごとのフ
ェイルビットマップを表示可能にし、さらに各チップご
とのフェイルマップを処理する機能を有する。
リ試験装置は、前記図１における演算処理装置１１が、
フェイルビットマップに対して、ビット線不良、ワード
線不良、ブロック不良などの要素に分けて要素ごとのフ
ェイルビットマップを表示可能にし、さらに各チップご
とのフェイルマップを処理する機能を有する。
【００６８】具体的には、前記第１の実施形態で取得し
た複数チップ不良ビットマップのデータ（Ｄｐｙｎ：物
理変換後）を積算処理し、複数チップに対する不良ビッ
ト解析を行う構造となっている。
た複数チップ不良ビットマップのデータ（Ｄｐｙｎ：物
理変換後）を積算処理し、複数チップに対する不良ビッ
ト解析を行う構造となっている。
【００６９】すなわち、前記第１の実施形態で取得した
各チップごとのフェイルマップを複数積算処理し、全体
的な傾向をとらえるものである。
各チップごとのフェイルマップを複数積算処理し、全体
的な傾向をとらえるものである。
【００７０】以下、上述のように構成されたメモリ試験
方法及びメモリ試験装置の動作を説明する。
方法及びメモリ試験装置の動作を説明する。
【００７１】図４は、メモリ試験方法及びメモリ試験装
置の動作を示すフローチャートであり、不良ビットデー
タを蓄えた不良解析メモリを読み出し、物理変換による
並び替えを行い、このデータ（Ｄｐｙｎ）に各種パラメ
ータによる処理を行うものである。
置の動作を示すフローチャートであり、不良ビットデー
タを蓄えた不良解析メモリを読み出し、物理変換による
並び替えを行い、このデータ（Ｄｐｙｎ）に各種パラメ
ータによる処理を行うものである。
【００７２】まず、ステップＳ２１で、前記第１の実施
形態で述べた方法により処理した物理変換後のデータを
読み出し、ステップＳ２２で不良ビットマップの各セル
ごとに不良セルを加算する。
形態で述べた方法により処理した物理変換後のデータを
読み出し、ステップＳ２２で不良ビットマップの各セル
ごとに不良セルを加算する。
【００７３】次いで、ステップＳ２３で処理データがあ
るか否かを判別し、処理データがあるときはステップＳ
２１に戻って上記アドレスごとの加算処理を任意の数の
チップ数だけ繰り返す。処理データがなくなるとステッ
プＳ２４以降に進む。
るか否かを判別し、処理データがあるときはステップＳ
２１に戻って上記アドレスごとの加算処理を任意の数の
チップ数だけ繰り返す。処理データがなくなるとステッ
プＳ２４以降に進む。
【００７４】ステップＳ２４では、各セルに積算された
不良セル数に対し、あらかじめ定義しておいたセル数の
グループにソーティング処理を行い、ステップＳ２５で
各グループに指定した色により不良ビットを表示して本
フローの処理を終える。
不良セル数に対し、あらかじめ定義しておいたセル数の
グループにソーティング処理を行い、ステップＳ２５で
各グループに指定した色により不良ビットを表示して本
フローの処理を終える。
【００７５】また、ステップＳ２６で積算された不良数
の中で最大となる不良数未満の表示したい不良数の範囲
（Ｓｍａｘ，Ｓｍｉｎ）を指定し、ステップＳ２７で指
定した積算不良数に当てはまるアドレスのセルを表示す
る。
の中で最大となる不良数未満の表示したい不良数の範囲
（Ｓｍａｘ，Ｓｍｉｎ）を指定し、ステップＳ２７で指
定した積算不良数に当てはまるアドレスのセルを表示す
る。
【００７６】以上説明したように、第２の実施形態に係
るメモリ試験方法及びメモリ試験装置は、不良形状に該
当する不良ビットマップを、複数のチップ数分積算し、
この積算結果に基づいて欠陥発生頻度の大きいメモリセ
ル位置及び不良形状を出力するようにしているので、欠
陥の全体的な傾向をとらえることができ、ウェハプロセ
スで欠陥のおきやすいメモリセルの位置の特定や不良形
状の解析が容易にできる。
るメモリ試験方法及びメモリ試験装置は、不良形状に該
当する不良ビットマップを、複数のチップ数分積算し、
この積算結果に基づいて欠陥発生頻度の大きいメモリセ
ル位置及び不良形状を出力するようにしているので、欠
陥の全体的な傾向をとらえることができ、ウェハプロセ
スで欠陥のおきやすいメモリセルの位置の特定や不良形
状の解析が容易にできる。
【００７７】ここで、第３の実施形態として、前記第１
の実施形態で分類したブロック不良、ワードライン不
良、ビットライン不良、メモリセル欠陥のデータ（Ｄｂ
ｌｎ，Ｄｗｎ，Ｄｂｔｎ，Ｄｃｎ）に対し、第２の実施
形態の処理を行うようにしてもよい。
の実施形態で分類したブロック不良、ワードライン不
良、ビットライン不良、メモリセル欠陥のデータ（Ｄｂ
ｌｎ，Ｄｗｎ，Ｄｂｔｎ，Ｄｃｎ）に対し、第２の実施
形態の処理を行うようにしてもよい。
【００７８】具体的には、図４に示すフローチャートに
おいて、上記第２の実施形態の処理を分類した不良モー
ドごとに行う。
おいて、上記第２の実施形態の処理を分類した不良モー
ドごとに行う。
【００７９】したがって、第３の実施形態に係るメモリ
試験方法及びメモリ試験装置は、複数チップのデータ重
ね合わせにより煩雑になるデータを、あらかじめ分類し
ておいた不良モードに着目した処理を行うことにより、
ウェハプロセスでの欠陥解析をさらに容易にすることが
できる。
試験方法及びメモリ試験装置は、複数チップのデータ重
ね合わせにより煩雑になるデータを、あらかじめ分類し
ておいた不良モードに着目した処理を行うことにより、
ウェハプロセスでの欠陥解析をさらに容易にすることが
できる。
【００８０】図５は本発明の第４の実施形態に係るメモ
リ試験方法及びメモリ試験装置の処理概念を示す図であ
り、半導体のウェハプロセスにおいて、露光装置等によ
る一度に処理するグループの概念図である。本実施形態
は、このグループに着目した欠陥解析である。
リ試験方法及びメモリ試験装置の処理概念を示す図であ
り、半導体のウェハプロセスにおいて、露光装置等によ
る一度に処理するグループの概念図である。本実施形態
は、このグループに着目した欠陥解析である。
【００８１】図５において、２１はウェハスケール、２
２は同一露光グループを示すレチクルショットである。
２は同一露光グループを示すレチクルショットである。
【００８２】本実施形態は、ウェハ上にパターンを露光
させるときの同一露光グループ（レチクル）ごとに前記
第１の実施形態の処理を行う構成とする。
させるときの同一露光グループ（レチクル）ごとに前記
第１の実施形態の処理を行う構成とする。
【００８３】以上の構成において、グループエリアのデ
ータをあらかじめ与えておき、そのグループ内に配置さ
れるチップの同一ロケーションのチップごとに前記図４
に示すフローチャートの処理を行う。
ータをあらかじめ与えておき、そのグループ内に配置さ
れるチップの同一ロケーションのチップごとに前記図４
に示すフローチャートの処理を行う。
【００８４】以上説明したように、第４の実施形態に係
るメモリ試験方法及びメモリ試験装置は、ウェハ上にパ
ターンを露光させるときの同一露光グループごとに、ウ
ェハプロセスの工程で使用するマスクデータ情報に基づ
いて不良解析メモリ５に蓄積されたデータから所定の不
良形状に対応する不良データを抽出し、不良形状に該当
する不良ビットマップとして表示するようにしているの
で、グループ内の配置に依存した不良解析を行うことが
できる。これにより、欠陥の発生する工程がどの工程で
あるかの絞り込みが可能になる。
るメモリ試験方法及びメモリ試験装置は、ウェハ上にパ
ターンを露光させるときの同一露光グループごとに、ウ
ェハプロセスの工程で使用するマスクデータ情報に基づ
いて不良解析メモリ５に蓄積されたデータから所定の不
良形状に対応する不良データを抽出し、不良形状に該当
する不良ビットマップとして表示するようにしているの
で、グループ内の配置に依存した不良解析を行うことが
できる。これにより、欠陥の発生する工程がどの工程で
あるかの絞り込みが可能になる。
【００８５】ここで、第５の実施形態として、最小セル
レイアウトグループごとに前記第１の実施形態の処理を
行うようにしてもよい。
レイアウトグループごとに前記第１の実施形態の処理を
行うようにしてもよい。
【００８６】メモリセルのレイアウトは、通常、最小構
成のメモリセルレイアウトを基に製品に実装するメモリ
容量分繰り返して行う。本実施形態は、この最小構成の
セルレイアウト単位に着目したメモリセル欠陥解析であ
る。
成のメモリセルレイアウトを基に製品に実装するメモリ
容量分繰り返して行う。本実施形態は、この最小構成の
セルレイアウト単位に着目したメモリセル欠陥解析であ
る。
【００８７】以上の構成において、前記第１の実施形態
で分類したメモリセル欠陥データ（Ｄｃｎ）に対し、メ
モリセルの最小レイアウト情報をあらかじめ指定してお
き、この最小セルレイアウト上に存在するメモリセルご
とにフェイルビットの積算処理を行う。最小セルレイア
ウトが、ミラー処理などで複数ある場合は、それぞれ別
グループとして積算する。このデータに対し第２の実施
形態処理を行い、最小セルレイアウトのグループごとに
表示する。
で分類したメモリセル欠陥データ（Ｄｃｎ）に対し、メ
モリセルの最小レイアウト情報をあらかじめ指定してお
き、この最小セルレイアウト上に存在するメモリセルご
とにフェイルビットの積算処理を行う。最小セルレイア
ウトが、ミラー処理などで複数ある場合は、それぞれ別
グループとして積算する。このデータに対し第２の実施
形態処理を行い、最小セルレイアウトのグループごとに
表示する。
【００８８】以上説明したように、第５の実施形態に係
るメモリ試験方法及びメモリ試験装置は、最小セルレイ
アウトグループごとに、ウェハプロセスの工程で使用す
るマスクデータ情報に基づいて不良解析メモリ５に蓄積
されたデータから所定の不良形状に対応する不良データ
を抽出し、不良形状に該当する不良ビットマップとして
表示するようにしているので、メモリセルの不良とメモ
リセルのレイアウトの関係が解析できるため、プロセス
欠陥の起きやすいレイアウト上のウィークポイントを容
易に判別することができる。
るメモリ試験方法及びメモリ試験装置は、最小セルレイ
アウトグループごとに、ウェハプロセスの工程で使用す
るマスクデータ情報に基づいて不良解析メモリ５に蓄積
されたデータから所定の不良形状に対応する不良データ
を抽出し、不良形状に該当する不良ビットマップとして
表示するようにしているので、メモリセルの不良とメモ
リセルのレイアウトの関係が解析できるため、プロセス
欠陥の起きやすいレイアウト上のウィークポイントを容
易に判別することができる。
【００８９】なお、上記各実施形態では、メモリ試験方
法をメモリセルの不良解析ツールとして適用した例で説
明したが、このメモリ試験方法をメモリテストパターン
の不良検出感度評価に適用することも勿論可能であり、
この不良検出感度評価に使うことにより、テストパター
ンやテスト条件の有効性を判定でき、効率的なテストフ
ロー構築を行うことができる。
法をメモリセルの不良解析ツールとして適用した例で説
明したが、このメモリ試験方法をメモリテストパターン
の不良検出感度評価に適用することも勿論可能であり、
この不良検出感度評価に使うことにより、テストパター
ンやテスト条件の有効性を判定でき、効率的なテストフ
ロー構築を行うことができる。
【００９０】また、上記各実施形態に係る装置では、メ
モリ試験方法及びメモリ試験装置を、メモリＬＳＩの試
験装置に適用した例であるが、勿論これに限定されず、
例えばＶＬＩＳ、フルカスタムＶＬＳＩのメモリ試験方
法であってもよいことは言うまでもない。また、不良形
状のパターンはどのうようなものであってもよく何れか
一方のみを解析する装置であってもよい。さらに、メモ
リ試験方法は、各種装置の一部に組み込まれる回路、若
しくはソフトウェアにより実現する態様であってもよ
い。
モリ試験方法及びメモリ試験装置を、メモリＬＳＩの試
験装置に適用した例であるが、勿論これに限定されず、
例えばＶＬＩＳ、フルカスタムＶＬＳＩのメモリ試験方
法であってもよいことは言うまでもない。また、不良形
状のパターンはどのうようなものであってもよく何れか
一方のみを解析する装置であってもよい。さらに、メモ
リ試験方法は、各種装置の一部に組み込まれる回路、若
しくはソフトウェアにより実現する態様であってもよ
い。
【００９１】また、上記メモリ試験方法及びメモリ試験
装置を構成する、例えばパターン発生器、比較器、不良
解析メモリ、演算処理装置、表示装置等の種類、数、接
続方法、さらには試験パターンなどは前述した上述の実
施形態に限られないことは言うまでもない。
装置を構成する、例えばパターン発生器、比較器、不良
解析メモリ、演算処理装置、表示装置等の種類、数、接
続方法、さらには試験パターンなどは前述した上述の実
施形態に限られないことは言うまでもない。
【００９２】
【発明の効果】本発明に係るメモリ試験方法及びメモリ
試験装置では、不良セルの位置を不良解析メモリに蓄積
するとともに、フェイルビットマップとして表示するメ
モリ試験方法において、例えばビット線、ワード線、ブ
ロックに関する不良セルの数を合計する工程と、合計さ
れた不良セルの数と所定値とを比較する工程と、比較結
果に基づいてビット線を不良ビット線として表示する工
程とを備えているので、対策を行いたい不良モードに着
目した解析が可能になり、欠陥がデバイス固有のもので
あるのか、ウェハプロセスのいずれかの工程で生じたか
の判断が容易になるとともに、複数の欠陥が混在する不
良情報の中から、どのような不良要因が含まれているの
か容易に解析することができ、ウェハプロセスの問題点
解析を短時間で効率よく行うことができる。
試験装置では、不良セルの位置を不良解析メモリに蓄積
するとともに、フェイルビットマップとして表示するメ
モリ試験方法において、例えばビット線、ワード線、ブ
ロックに関する不良セルの数を合計する工程と、合計さ
れた不良セルの数と所定値とを比較する工程と、比較結
果に基づいてビット線を不良ビット線として表示する工
程とを備えているので、対策を行いたい不良モードに着
目した解析が可能になり、欠陥がデバイス固有のもので
あるのか、ウェハプロセスのいずれかの工程で生じたか
の判断が容易になるとともに、複数の欠陥が混在する不
良情報の中から、どのような不良要因が含まれているの
か容易に解析することができ、ウェハプロセスの問題点
解析を短時間で効率よく行うことができる。
【００９３】また、本発明に係るメモリ試験方法及びメ
モリ試験装置では、複数のチップに関して共通のアドレ
スを持つ不良セルの数を合計する工程と、合計された不
良セルの数に基づいてフェイルビットマップを表示する
工程とを備えているので、複数のチップに関して欠陥の
全体的な傾向をとらえることができ、ウェハプロセスで
欠陥のおきやすいメモリセルの位置の特定や不良形状の
解析が容易にできる。
モリ試験装置では、複数のチップに関して共通のアドレ
スを持つ不良セルの数を合計する工程と、合計された不
良セルの数に基づいてフェイルビットマップを表示する
工程とを備えているので、複数のチップに関して欠陥の
全体的な傾向をとらえることができ、ウェハプロセスで
欠陥のおきやすいメモリセルの位置の特定や不良形状の
解析が容易にできる。
【００９４】また、本発明に係るメモリ試験方法及びメ
モリ試験装置では、複数のチップに関して共通する例え
ば、不良ビット線、不良ワード線、不良ブロックの数を
合計する工程と、合計された不良ビット線の数に基づい
てフェイルビットマップを表示する工程とを備えている
ので、欠陥の全体的な傾向をとらえることができ、ウェ
ハプロセスで欠陥のおきやすいメモリセルの位置の特定
や不良形状の解析が容易にできる。
モリ試験装置では、複数のチップに関して共通する例え
ば、不良ビット線、不良ワード線、不良ブロックの数を
合計する工程と、合計された不良ビット線の数に基づい
てフェイルビットマップを表示する工程とを備えている
ので、欠陥の全体的な傾向をとらえることができ、ウェ
ハプロセスで欠陥のおきやすいメモリセルの位置の特定
や不良形状の解析が容易にできる。
【００９５】また、本発明に係るメモリ試験方法及びメ
モリ試験装置では、ウェハ上にパターンを露光させると
きの同一露光グループごとに、ウェハプロセスの工程で
使用するマスクデータ情報に基づいて不良解析メモリに
蓄積されたデータから所定の不良形状に対応する不良デ
ータを抽出し、該不良形状に該当する不良ビットマップ
として表示するように構成したので、グループ内の配置
に依存した不良解析を行うことができる。
モリ試験装置では、ウェハ上にパターンを露光させると
きの同一露光グループごとに、ウェハプロセスの工程で
使用するマスクデータ情報に基づいて不良解析メモリに
蓄積されたデータから所定の不良形状に対応する不良デ
ータを抽出し、該不良形状に該当する不良ビットマップ
として表示するように構成したので、グループ内の配置
に依存した不良解析を行うことができる。
【００９６】また、本発明に係るメモリ試験方法及びメ
モリ試験装置では、最小セルレイアウトグループごと
に、ウェハプロセスの工程で使用するマスクデータ情報
に基づいて不良解析メモリに蓄積されたデータから所定
の不良形状に対応する不良データを抽出し、該不良形状
に該当する不良ビットマップとして表示するように構成
したので、メモリセルの不良とメモリセルのレイアウト
の関係が解析でき、プロセス欠陥の起きやすいレイアウ
ト上のウィークポイントを容易に判別することができ
る。
モリ試験装置では、最小セルレイアウトグループごと
に、ウェハプロセスの工程で使用するマスクデータ情報
に基づいて不良解析メモリに蓄積されたデータから所定
の不良形状に対応する不良データを抽出し、該不良形状
に該当する不良ビットマップとして表示するように構成
したので、メモリセルの不良とメモリセルのレイアウト
の関係が解析でき、プロセス欠陥の起きやすいレイアウ
ト上のウィークポイントを容易に判別することができ
る。
【図１】本発明を適用した第１の実施形態に係るメモリ
試験方法及びメモリ試験装置の構成を示すブロック図で
ある。
試験方法及びメモリ試験装置の構成を示すブロック図で
ある。
【図２】上記メモリ試験方法及びメモリ試験装置の解析
処理を示すフローチャートである。
処理を示すフローチャートである。
【図３】上記メモリ試験方法及びメモリ試験装置の解析
処理を説明するための図である。
処理を説明するための図である。
【図４】本発明を適用した第２の実施形態に係るメモリ
試験方法及びメモリ試験装置の不良解析処理を示すフロ
ーチャートである。
試験方法及びメモリ試験装置の不良解析処理を示すフロ
ーチャートである。
【図５】本発明を適用した第４の実施形態に係るメモリ
試験方法及びメモリ試験装置の不良解析処理を説明する
ための図である。
試験方法及びメモリ試験装置の不良解析処理を説明する
ための図である。
【図６】従来のメモリ試験装置の構成を示すブロック図
である。
である。
【図７】従来のメモリ試験装置の解析処理を示すフロー
チャートである。
チャートである。
１ パターン発生器、２ 波形生成器、３ 試験メモ
リ、４ 論理比較器、５不良解析メモリ、１０ メモリ
試験装置、１１ 演算処理装置（不良セル数合計手段、
合計手段、比較手段）、１２ 表示装置（表示手段）、
１３ 記憶装置
リ、４ 論理比較器、５不良解析メモリ、１０ メモリ
試験装置、１１ 演算処理装置（不良セル数合計手段、
合計手段、比較手段）、１２ 表示装置（表示手段）、
１３ 記憶装置
Claims (23)
- 【請求項１】 不良セルの位置を不良解析メモリに蓄積
するとともに、フェイルビットマップとして表示するメ
モリ試験方法において、 ビット線に関する前記不良セルの数を合計する工程と、 前記合計された不良セルの数と所定値とを比較する工程
と、 前記比較結果に基づいて前記ビット線を不良ビット線と
して表示する工程とを備えたことを特徴とするメモリ試
験方法。 - 【請求項２】 不良セルの位置を不良解析メモリに蓄積
するとともに、フェイルビットマップとして表示するメ
モリ試験方法において、 ワード線に関する前記不良セルの数を合計する工程と、 前記合計された不良セルの数と所定値とを比較する工程
と、 前記比較結果に基づいて前記ワード線を不良ワード線と
して表示する工程とを備えたことを特徴とするメモリ試
験方法。 - 【請求項３】 不良セルの位置を不良解析メモリに蓄積
するとともに、フェイルビットマップとして表示するメ
モリ試験方法において、 ブロックに関する前記不良セルの数を合計する工程と、 前記合計された不良セルの数と所定値とを比較する工程
と、 前記比較結果に基づいて前記ブロックを不良ブロックと
して表示する工程とを備えたことを特徴とするメモリ試
験方法。 - 【請求項４】 不良セルの位置を不良解析メモリに蓄積
するとともに、フェイルビットマップとして表示するメ
モリ試験方法において、 メモリセル欠陥に関する前記不良セルの数を合計する工
程と、 前記合計された不良セルの数と所定値とを比較する工程
と、 前記比較結果に基づいて前記メモリセル欠陥を不良セル
として表示する工程とを備えたことを特徴とするメモリ
試験方法。 - 【請求項５】 不良セルの位置を不良解析メモリに蓄積
するとともに、フェイルビットマップとして表示するメ
モリ試験方法において、 ビット線に関する前記不良セルの数を合計する工程と、 前記合計された不良セルの数と第１の値とを比較する工
程と、 前記比較結果に基づいて前記ビット線を不良ビット線と
して表示する工程と、 ワード線に関する前記不良セルの数を合計する工程と、 前記合計された不良セルの数と第２の値とを比較する工
程と、 前記比較結果に基づいて前記ワード線を不良ワード線と
して表示する工程と、 ブロックに関する前記不良セルの数を合計する工程と、 前記合計された不良セルの数と第３の値とを比較する工
程と、 前記比較結果に基づいて前記ブロックを不良ブロックと
して表示する工程とを備えたことを特徴とするメモリ試
験方法。 - 【請求項６】 不良セルの位置を不良解析メモリに蓄積
するとともに、フェイルビットマップとして表示するメ
モリ試験方法において、 複数のチップに関して共通のアドレスを持つ前記不良セ
ルの数を合計する工程と、 前記合計された不良セルの数に基づいて前記フェイルビ
ットマップを表示する工程とを備えたことを特徴とする
メモリ試験方法。 - 【請求項７】 上記請求項１記載のメモリ試験方法にお
いて、 複数のチップに関して共通する前記不良ビット線の数を
合計する工程と、 前記合計された不良ビット線の数に基づいて前記フェイ
ルビットマップを表示する工程とを備えたことを特徴と
するメモリ試験方法。 - 【請求項８】 上記請求項２記載のメモリ試験方法にお
いて、 複数のチップに関して共通する前記不良ワード線の数を
合計する工程と、 前記合計された不良ワード線の数に基づいて前記フェイ
ルビットマップを表示する工程とを備えたことを特徴と
するメモリ試験方法。 - 【請求項９】 上記請求項３記載のメモリ試験方法にお
いて、 複数のチップに関して共通する前記不良ブロックの数を
合計する工程と、 前記合計された不良ブロックの数に基づいて前記フェイ
ルビットマップを表示する工程とを備えたことを特徴と
するメモリ試験方法。 - 【請求項１０】 上記請求項４記載のメモリ試験方法に
おいて、 複数のチップに関して共通する前記メモリセル欠陥の数
を合計する工程と、 前記合計されたメモリセル欠陥の数に基づいて前記フェ
イルビットマップを表示する工程とを備えたことを特徴
とするメモリ試験方法。 - 【請求項１１】 上記請求項５記載のメモリ試験方法に
おいて、 複数のチップに関して共通する前記不良ビット線の数を
合計する工程と、 複数のチップに関して共通する前記不良ワード線の数を
合計する工程と、 複数のチップに関して共通する前記不良ブロックの数を
合計する工程と、 前記合計された不良ビット線、不良ワード線及び不良ブ
ロックの数に基づいて前記フェイルビットマップを表示
する工程とを備えたことを特徴とするメモリ試験方法。 - 【請求項１２】 不良セルの位置を不良解析メモリに蓄
積するとともに、フェイルビットマップとして表示する
メモリ試験装置において、 ビット線に関する前記不良セルの数を合計する不良セル
数合計手段と、 前記合計された不良セルの数と所定値とを比較する比較
手段と、 前記比較結果に基づいて前記ビット線を不良ビット線と
して表示する表示手段とを備えたことを特徴とするメモ
リ試験装置。 - 【請求項１３】 不良セルの位置を不良解析メモリに蓄
積するとともに、フェイルビットマップとして表示する
メモリ試験装置において、 ワード線に関する前記不良セルの数を合計する不良セル
数合計手段と、 前記合計された不良セルの数と所定値とを比較する比較
手段と、 前記比較結果に基づいて前記ワード線を不良ワード線と
して表示する表示手段とを備えたことを特徴とするメモ
リ試験装置。 - 【請求項１４】 不良セルの位置を不良解析メモリに蓄
積するとともに、フェイルビットマップとして表示する
メモリ試験装置において、 ブロックに関する前記不良セルの数を合計する不良セル
数合計手段と、 前記合計された不良セルの数と所定値とを比較する比較
手段と、 前記比較結果に基づいて前記ブロックを不良ブロックと
して表示する表示手段とを備えたことを特徴とするメモ
リ試験装置。 - 【請求項１５】 不良セルの位置を不良解析メモリに蓄
積するとともに、フェイルビットマップとして表示する
メモリ試験装置において、 メモリセル欠陥に関する前記不良セルの数を合計する不
良セル数合計手段と、 前記合計された不良セルの数と所定値とを比較する比較
手段と、 前記比較結果に基づいて前記メモリセル欠陥を不良セル
として表示する表示手段とを備えたことを特徴とするメ
モリ試験装置。 - 【請求項１６】 不良セルの位置を不良解析メモリに蓄
積するとともに、フェイルビットマップとして表示する
メモリ試験装置において、 複数のチップに関して共通のアドレスを持つ前記不良セ
ルの数を合計する不良セル数合計手段と、 前記合計された不良セルの数に基づいて前記フェイルビ
ットマップを表示する表示手段とを備えたことを特徴と
するメモリ試験装置。 - 【請求項１７】 上記請求項１２記載のメモリ試験装置
において、 複数のチップに関して共通する前記不良ビット線の数を
合計する不良ビット線数合計手段と、 前記合計された不良ビット線の数に基づいて前記フェイ
ルビットマップを表示する表示手段とを備えたことを特
徴とするメモリ試験装置。 - 【請求項１８】 上記請求項１３記載のメモリ試験装置
において、 複数のチップに関して共通する前記不良ワード線の数を
合計する不良ワード線数合計手段と、 前記合計された不良ワード線の数に基づいて前記フェイ
ルビットマップを表示する表示手段とを備えたことを特
徴とするメモリ試験装置。 - 【請求項１９】 上記請求項１４記載のメモリ試験装置
において、 複数のチップに関して共通する前記不良ブロックの数を
合計する不良ブロック数合計手段と、 前記合計された不良ブロックの数に基づいて前記フェイ
ルビットマップを表示する表示手段とを備えたことを特
徴とするメモリ試験装置。 - 【請求項２０】 上記請求項１５記載のメモリ試験装置
において、 複数のチップに関して共通する前記メモリセル欠陥の数
を合計するメモリセル欠陥数合計手段と、 前記合計されたメモリセル欠陥の数に基づいて前記フェ
イルビットマップを表示する表示手段とを備えたことを
特徴とするメモリ試験装置。 - 【請求項２１】 上記請求項１２、１３、１４、１５、
１６、１７、１８、１９又は２０の何れかに記載のメモ
リ試験装置において、 前記合計手段は、ウェハプロセスの工程で使用するマス
クデータ情報に基づいて合計することを特徴とするメモ
リ試験装置。 - 【請求項２２】 前記マスクデータ情報は、ウェハ上に
パターンを露光させるときの同一露光グループごとに、
ウェハプロセスの工程で使用するマスクデータ情報であ
ることを特徴とする請求項２１記載のメモリ試験装置。 - 【請求項２３】 前記マスクデータ情報は、最小セルレ
イアウトグループごとに、ウェハプロセスの工程で使用
するマスクデータ情報であることを特徴とする請求項２
１又は２２の何れかに記載のメモリ試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02134097A JP4033512B2 (ja) | 1997-02-04 | 1997-02-04 | メモリ試験方法及びメモリ試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02134097A JP4033512B2 (ja) | 1997-02-04 | 1997-02-04 | メモリ試験方法及びメモリ試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10222998A true JPH10222998A (ja) | 1998-08-21 |
| JP4033512B2 JP4033512B2 (ja) | 2008-01-16 |
Family
ID=12052388
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02134097A Expired - Fee Related JP4033512B2 (ja) | 1997-02-04 | 1997-02-04 | メモリ試験方法及びメモリ試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4033512B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6108253A (en) * | 1999-04-13 | 2000-08-22 | Mitsubishi Denki Kabushiki Kaisha | Failure analysis system, fatal failure extraction method and recording medium |
| US6871168B1 (en) | 1999-05-12 | 2005-03-22 | Nec Electronics Corporation | Failure analysis system of semiconductor memory device |
| JP2008186579A (ja) * | 2008-03-24 | 2008-08-14 | Advantest Corp | メモリ試験装置 |
-
1997
- 1997-02-04 JP JP02134097A patent/JP4033512B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6108253A (en) * | 1999-04-13 | 2000-08-22 | Mitsubishi Denki Kabushiki Kaisha | Failure analysis system, fatal failure extraction method and recording medium |
| US6871168B1 (en) | 1999-05-12 | 2005-03-22 | Nec Electronics Corporation | Failure analysis system of semiconductor memory device |
| JP2008186579A (ja) * | 2008-03-24 | 2008-08-14 | Advantest Corp | メモリ試験装置 |
| JP4691125B2 (ja) * | 2008-03-24 | 2011-06-01 | 株式会社アドバンテスト | メモリ試験装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4033512B2 (ja) | 2008-01-16 |
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