JP3111931B2 - 検査結果解析装置及び解析方法並びに解析プログラムを記録した記録媒体 - Google Patents
検査結果解析装置及び解析方法並びに解析プログラムを記録した記録媒体Info
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
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- G01R31/317—Testing of digital circuits
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Description
【０００１】
【発明の属する技術分野】本発明は検査結果解析装置及
び解析方法並びに解析プログラムを記録した記録媒体に
関し、特にメモリセルを内蔵するＬＳＩの検査結果解析
装置及び解析方法並びに解析プログラムを記録した記録
媒体に関する。
び解析方法並びに解析プログラムを記録した記録媒体に
関し、特にメモリセルを内蔵するＬＳＩの検査結果解析
装置及び解析方法並びに解析プログラムを記録した記録
媒体に関する。
【０００２】
【従来の技術】図８はＬＳＩウエハの一例の構成図であ
る。同図においてウエハ及びマスクの形状は円形をなし
ている。ＬＳＩ（大規模集積回路）はその製造過程にお
いて、ウエハ上に形成される。
る。同図においてウエハ及びマスクの形状は円形をなし
ている。ＬＳＩ（大規模集積回路）はその製造過程にお
いて、ウエハ上に形成される。
【０００３】ＬＳＩ１０１はマスク１０２上に複数個形
成され、そのマスク１０２はウエハ１０３上に複数個形
成される。そして、このウエハ１０３を電気的試験にか
ける。
成され、そのマスク１０２はウエハ１０３上に複数個形
成される。そして、このウエハ１０３を電気的試験にか
ける。
【０００４】電気的試験の対象はＬＳＩ１０１内に形成
されたメモリセルである。即ち、電気的試験装置により
個々のメモリセルにテストデータを書込み、そのデータ
が正常に読出されるか否かを試験する。
されたメモリセルである。即ち、電気的試験装置により
個々のメモリセルにテストデータを書込み、そのデータ
が正常に読出されるか否かを試験する。
【０００５】図９はＬＳＩ内のメモリ回路の一例の回路
図である。同図（Ａ）を参照して、メモリ回路はメモリ
セルＣ（Ｃ１〜Ｃ１６）と、メモリセルＣ１〜Ｃ４を駆
動するワード線Ｗ１と、メモリセルＣ５〜Ｃ８を駆動す
るワード線Ｗ２と、メモリセルＣ９〜Ｃ１２を駆動する
ワード線Ｗ３と、メモリセルＣ１３〜Ｃ１６を駆動する
ワード線Ｗ４と、これらのワード線Ｗ（Ｗ１〜Ｗ４）を
活性化するためのデコーダＤとを含み構成される。
図である。同図（Ａ）を参照して、メモリ回路はメモリ
セルＣ（Ｃ１〜Ｃ１６）と、メモリセルＣ１〜Ｃ４を駆
動するワード線Ｗ１と、メモリセルＣ５〜Ｃ８を駆動す
るワード線Ｗ２と、メモリセルＣ９〜Ｃ１２を駆動する
ワード線Ｗ３と、メモリセルＣ１３〜Ｃ１６を駆動する
ワード線Ｗ４と、これらのワード線Ｗ（Ｗ１〜Ｗ４）を
活性化するためのデコーダＤとを含み構成される。
【０００６】メモリセル搭載ＬＳＩの場合、メモリセル
Ｃは格子状に配列し、メモリセルＣの集合体であるセル
プレートを形成する。各セルＣは、例えば、Ｘ，Ｙとい
ったアドレスで座標定義（入出力が複数あるメモリで
は、これに入出力端子の番号が付加され、Ｘ，Ｙ，Ｉ／
０の３種類の変数で座標定義される）される。
Ｃは格子状に配列し、メモリセルＣの集合体であるセル
プレートを形成する。各セルＣは、例えば、Ｘ，Ｙとい
ったアドレスで座標定義（入出力が複数あるメモリで
は、これに入出力端子の番号が付加され、Ｘ，Ｙ，Ｉ／
０の３種類の変数で座標定義される）される。
【０００７】従って、電気的試験時にＸ，Ｙアドレスを
指定した時、出力の期待値が異なっていれば、該アドレ
スに該当するセルの不良と判断される。
指定した時、出力の期待値が異なっていれば、該アドレ
スに該当するセルの不良と判断される。
【０００８】しかし、不良解析の場合は、この様に単純
ではない。何故なら、メモリセルＣは、該当するセルア
ドレスを駆動するデコーダ回路Ｄやセンスアンプ回路
（不図示）によってワード線Ｗやビット線（不図示）と
呼ばれる配線を通じて活性化される。また、これ等駆動
回路は、より上位の駆動回路によって活性化される。
ではない。何故なら、メモリセルＣは、該当するセルア
ドレスを駆動するデコーダ回路Ｄやセンスアンプ回路
（不図示）によってワード線Ｗやビット線（不図示）と
呼ばれる配線を通じて活性化される。また、これ等駆動
回路は、より上位の駆動回路によって活性化される。
【０００９】従って、デコーダＤやセンスアンプ不良の
場合、メモリセルＣそのものは正常であることが多く、
不良解析は該メモリセルＣではなく、各々のデコーダＤ
やセンスアンプに対して行うべきである。また、該デコ
ーダＤやセンスアンプの上位の駆動回路が不良の場合、
該上位駆動回路を不良解析すべきである。
場合、メモリセルＣそのものは正常であることが多く、
不良解析は該メモリセルＣではなく、各々のデコーダＤ
やセンスアンプに対して行うべきである。また、該デコ
ーダＤやセンスアンプの上位の駆動回路が不良の場合、
該上位駆動回路を不良解析すべきである。
【００１０】同図（Ｂ）に示す回路がこのデコーダＤが
不良の場合を示している。なお、同図（Ａ）〜（Ｃ）に
おいて正常な構成部分については白抜きで図示し、不良
あるいは不良と断定はできないが試験結果として不良と
判定された疑似不良の構成部分については黒色塗りつぶ
しで図示している。
不良の場合を示している。なお、同図（Ａ）〜（Ｃ）に
おいて正常な構成部分については白抜きで図示し、不良
あるいは不良と断定はできないが試験結果として不良と
判定された疑似不良の構成部分については黒色塗りつぶ
しで図示している。
【００１１】同図（Ｂ）は試験の結果、デコーダＤもメ
モリセルＣ１〜Ｃ１６も全て不良と判定されたことを示
している。
モリセルＣ１〜Ｃ１６も全て不良と判定されたことを示
している。
【００１２】しかし、メモリセルＣ１〜Ｃ１６が正常で
あっても、デコーダＤが不良であれば同様の結果を示
す。この場合、メモリセルＣ１〜Ｃ１６を１個ずつ不良
解析することは無駄な作業となる。
あっても、デコーダＤが不良であれば同様の結果を示
す。この場合、メモリセルＣ１〜Ｃ１６を１個ずつ不良
解析することは無駄な作業となる。
【００１３】しかも、このデコーダＤが活性化するメモ
リセル数は、現実には１デコーダＤあたり数百から数万
個に及ぶ。このため、単純にメモリセルの不良解析を行
うと、実際の不良原因箇所の数百から数万倍の箇所を物
理解析したり、統計解析することになる。これに対する
解決策は、特願平８−２４０３４８号で発明者自身が述
べている通りである。
リセル数は、現実には１デコーダＤあたり数百から数万
個に及ぶ。このため、単純にメモリセルの不良解析を行
うと、実際の不良原因箇所の数百から数万倍の箇所を物
理解析したり、統計解析することになる。これに対する
解決策は、特願平８−２４０３４８号で発明者自身が述
べている通りである。
【００１４】しかし、例えば、同図（Ｃ）に示す様にワ
ード線Ｗ２部分で強い電流リークが発生した場合、該ワ
ード線を活性化するデコーダＤの駆動力を失わせるほど
の電位降下を引き起こすことがある。この結果、該デコ
ーダＤによって活性化される他のワード線Ｗ１，Ｗ３，
Ｗ４も影響を受けて動作不良となる。
ード線Ｗ２部分で強い電流リークが発生した場合、該ワ
ード線を活性化するデコーダＤの駆動力を失わせるほど
の電位降下を引き起こすことがある。この結果、該デコ
ーダＤによって活性化される他のワード線Ｗ１，Ｗ３，
Ｗ４も影響を受けて動作不良となる。
【００１５】従来技術では、一つのデコーダＤによって
活性化される全てのワード線Ｗ１〜Ｗ４が動作不良の場
合は、デコーダＤの不良と判断された。
活性化される全てのワード線Ｗ１〜Ｗ４が動作不良の場
合は、デコーダＤの不良と判断された。
【００１６】しかし、この場合、真に不良なのはワード
線Ｗ２であり、デコーダＤの不良でもメモリセルＣ１〜
Ｃ１６の不良でもない。
線Ｗ２であり、デコーダＤの不良でもメモリセルＣ１〜
Ｃ１６の不良でもない。
【００１７】
【発明が解決しようとする課題】このように、電気的試
験装置において不良と判定されたメモリセルの中には真
に不良であるメモリセルと、実は正常である（疑似不良
の）メモリセルとが含まれている。
験装置において不良と判定されたメモリセルの中には真
に不良であるメモリセルと、実は正常である（疑似不良
の）メモリセルとが含まれている。
【００１８】しかし、これら不良と判定されたメモリセ
ルのどれが真に不良でどれが不良でないのかは、不良と
判定されたメモリセルを１個ずつ全て再検査する必要が
あり、これには多大な労力が必要であった。
ルのどれが真に不良でどれが不良でないのかは、不良と
判定されたメモリセルを１個ずつ全て再検査する必要が
あり、これには多大な労力が必要であった。
【００１９】又、不良と判定されたメモリセルのアドレ
スは検査結果データより得られるとしても、そのメモリ
セルがウエハ上のどの位置に存在するかまで把握するこ
とは困難であった。
スは検査結果データより得られるとしても、そのメモリ
セルがウエハ上のどの位置に存在するかまで把握するこ
とは困難であった。
【００２０】そこで本発明の目的は、真に不良であるメ
モリセルと疑似不良のメモリセルとの判別が可能で、か
つ不良メモリセルのウエハ上の位置を特定することが可
能な回路検査解析装置及び解析方法並びに解析プログラ
ムを記録した記録媒体を提供することにある。
モリセルと疑似不良のメモリセルとの判別が可能で、か
つ不良メモリセルのウエハ上の位置を特定することが可
能な回路検査解析装置及び解析方法並びに解析プログラ
ムを記録した記録媒体を提供することにある。
【００２１】
【課題を解決するための手段】前記課題を解決するため
に本発明による第１の発明は、主回路と、この主回路の
影響を受けて動作不良を起こす従回路群とからなる回路
の検査結果の解析を行う検査結果解析装置であって、前
記主回路及び従回路群を１つの組み合わせとしてその主
回路及び従回路群の配置されている基板上の位置情報
と、前記主回路と前記従回路群との接続情報とを保持す
るとともに、前記従回路群の各従回路が等しく動作不良
を起こす場合は前記主回路を不良原因と判断し、前記従
回路群中、他の従回路よりも強く動作不良を起こす従回
路がある場合はその従回路を不良原因と判断するデータ
ベース手段と、前記データベース手段での判断に基づき
不良原因となった回路の不良データと不良原因とならな
かった回路の不良データとを分離する不良データ分離手
段とを含んでおり、前記不良データ分離手段はさらに前
記各不良データ及び前記データベース手段に保持されて
いる回路の位置情報に基づき前記基板上の回路の不良度
数分布図を作成する分布図作成手段を含んでおり、前記
分布図作成手段はさらに前記不良データについて、解析
対象領域を区間分割して区間ごとの不良回路群の度数分
布を作成して統計的に分布の偏りを調べる第１分布偏り
調査手段と、各区間のうち不良回路を含む区間を新たに
解析対象領域に定め、その解析対象領域を区間分割して
区間毎の不良回路群の度数分布を作成して統計的に分布
の偏りを調べる第２分布偏り調査手段とを含むことを特
徴とする。
に本発明による第１の発明は、主回路と、この主回路の
影響を受けて動作不良を起こす従回路群とからなる回路
の検査結果の解析を行う検査結果解析装置であって、前
記主回路及び従回路群を１つの組み合わせとしてその主
回路及び従回路群の配置されている基板上の位置情報
と、前記主回路と前記従回路群との接続情報とを保持す
るとともに、前記従回路群の各従回路が等しく動作不良
を起こす場合は前記主回路を不良原因と判断し、前記従
回路群中、他の従回路よりも強く動作不良を起こす従回
路がある場合はその従回路を不良原因と判断するデータ
ベース手段と、前記データベース手段での判断に基づき
不良原因となった回路の不良データと不良原因とならな
かった回路の不良データとを分離する不良データ分離手
段とを含んでおり、前記不良データ分離手段はさらに前
記各不良データ及び前記データベース手段に保持されて
いる回路の位置情報に基づき前記基板上の回路の不良度
数分布図を作成する分布図作成手段を含んでおり、前記
分布図作成手段はさらに前記不良データについて、解析
対象領域を区間分割して区間ごとの不良回路群の度数分
布を作成して統計的に分布の偏りを調べる第１分布偏り
調査手段と、各区間のうち不良回路を含む区間を新たに
解析対象領域に定め、その解析対象領域を区間分割して
区間毎の不良回路群の度数分布を作成して統計的に分布
の偏りを調べる第２分布偏り調査手段とを含むことを特
徴とする。
【００２２】
【００２３】さらに、本発明による第２の発明は、主回
路と、この主回路の影響を受けて動作不良を起こす従回
路群とからなる回路の検査結果の解析を行う検査結果解
析方法であって、前記主回路及び従回路群を１つの組み
合わせとしてその主回路及び従回路群の配置されている
基板上の位置情報と、前記主回路と前記従回路群との接
続情報とを保持する第１の過程と、前記従回路群の各従
回路が等しく動作不良を起こす場合は前記主回路を不良
原因と判断し、前記従回路群中、他の従回路よりも強く
動作不良を起こす従回路がある場合はその従回路を不良
原因と判断する第２の過程と、この第２の過程での判断
に基づき不良原因となった回路の不良データと不良原因
とならなかった回路の不良データとを分離する第３の過
程とを含んでおり、前記第３の過程はさらに前記各不良
データ及び前記第１の過程で保持されている回路の位置
情報に基づき前記基板上の回路の不良度数分布図を作成
する第４の過程を含んでおり、前記第４の過程はさらに
前記不良データについて、解析対象領域を区間分割して
区間ごとの不良回路群の度数分布を作成して統計的に分
布の偏りを調べる第５の過程と、各区間のうち不良回路
を含む区間を新たに解析対象領域に定め、その解析対象
領域を区間分割して区間毎の不良回路群の度数分布を作
成して統計的に分布の偏りを調べる第６の過程とを含む
ことを特徴とする。
路と、この主回路の影響を受けて動作不良を起こす従回
路群とからなる回路の検査結果の解析を行う検査結果解
析方法であって、前記主回路及び従回路群を１つの組み
合わせとしてその主回路及び従回路群の配置されている
基板上の位置情報と、前記主回路と前記従回路群との接
続情報とを保持する第１の過程と、前記従回路群の各従
回路が等しく動作不良を起こす場合は前記主回路を不良
原因と判断し、前記従回路群中、他の従回路よりも強く
動作不良を起こす従回路がある場合はその従回路を不良
原因と判断する第２の過程と、この第２の過程での判断
に基づき不良原因となった回路の不良データと不良原因
とならなかった回路の不良データとを分離する第３の過
程とを含んでおり、前記第３の過程はさらに前記各不良
データ及び前記第１の過程で保持されている回路の位置
情報に基づき前記基板上の回路の不良度数分布図を作成
する第４の過程を含んでおり、前記第４の過程はさらに
前記不良データについて、解析対象領域を区間分割して
区間ごとの不良回路群の度数分布を作成して統計的に分
布の偏りを調べる第５の過程と、各区間のうち不良回路
を含む区間を新たに解析対象領域に定め、その解析対象
領域を区間分割して区間毎の不良回路群の度数分布を作
成して統計的に分布の偏りを調べる第６の過程とを含む
ことを特徴とする。
【００２４】
【００２５】さらに、本発明による第３の発明は、主回
路と、この主回路の影響を受けて動作不良を起こす従回
路群とからなる回路の検査結果の解析を行う検査結果解
析プログラムを記録した記録媒体であって、前記主回路
及び従回路群を１つの組み合わせとしてその主回路及び
従回路群の配置されている基板上の位置情報と、前記主
回路と前記従回路群との接続情報とを保持する第１の過
程と、前記従回路群の各従回路が等しく動作不良を起こ
す場合は前記主回路を不良原因と判断し、前記従回路群
中、他の従回路よりも強く動作不良を起こす従回路があ
る場合はその従回路を不良原因と判断する第２の過程
と、この第２の過程での判断に基づき不良原因となった
回路の不良データと不良原因とならなかった回路の不良
データとを分離する第３の過程とを含んでおり、前記第
３の過程はさらに前記各不良データ及び前記データベー
ス手段に保持されている回路の位置情報に基づき前記基
板上の回路の不良度数分布図を作成する第４の過程を含
んでおり、前記第４の過程はさらに前記不良データにつ
いて、解析対象領域を区間分割して区間ごとの不良回路
群の度数分布を作成して統計的に分布の偏りを調べる第
５の過程と、各区間のうち不良回路を含む区間を新たに
解析対象領域に定め、その解析対象領域を区間分割して
区間毎の不良回路群の度数分布を作成して統計的に分布
の偏りを調べる第６の過程とを含んでおり、前記第１乃
至第６の過程をコンピュータに実行させるためのプログ
ラムを記録したことを特徴とする。
路と、この主回路の影響を受けて動作不良を起こす従回
路群とからなる回路の検査結果の解析を行う検査結果解
析プログラムを記録した記録媒体であって、前記主回路
及び従回路群を１つの組み合わせとしてその主回路及び
従回路群の配置されている基板上の位置情報と、前記主
回路と前記従回路群との接続情報とを保持する第１の過
程と、前記従回路群の各従回路が等しく動作不良を起こ
す場合は前記主回路を不良原因と判断し、前記従回路群
中、他の従回路よりも強く動作不良を起こす従回路があ
る場合はその従回路を不良原因と判断する第２の過程
と、この第２の過程での判断に基づき不良原因となった
回路の不良データと不良原因とならなかった回路の不良
データとを分離する第３の過程とを含んでおり、前記第
３の過程はさらに前記各不良データ及び前記データベー
ス手段に保持されている回路の位置情報に基づき前記基
板上の回路の不良度数分布図を作成する第４の過程を含
んでおり、前記第４の過程はさらに前記不良データにつ
いて、解析対象領域を区間分割して区間ごとの不良回路
群の度数分布を作成して統計的に分布の偏りを調べる第
５の過程と、各区間のうち不良回路を含む区間を新たに
解析対象領域に定め、その解析対象領域を区間分割して
区間毎の不良回路群の度数分布を作成して統計的に分布
の偏りを調べる第６の過程とを含んでおり、前記第１乃
至第６の過程をコンピュータに実行させるためのプログ
ラムを記録したことを特徴とする。
【００２６】
【００２７】本発明による第１の発明によれば、データ
ベース手段での不良原因の判断に基づき、不良データ分
離手段が不良原因となった回路の不良データと不良原因
とならなかった回路の不良データとを分離する。
ベース手段での不良原因の判断に基づき、不良データ分
離手段が不良原因となった回路の不良データと不良原因
とならなかった回路の不良データとを分離する。
【００２８】
【００２９】さらに、本発明による第２の発明によれ
ば、第２の過程で不良原因の判断を行い、第３の過程で
不良原因となった回路の不良データと不良原因とならな
かった回路の不良データとを分離する。
ば、第２の過程で不良原因の判断を行い、第３の過程で
不良原因となった回路の不良データと不良原因とならな
かった回路の不良データとを分離する。
【００３０】
【００３１】さらに、本発明による第３の発明によれ
ば、不良原因となった回路の不良データと不良原因とな
らなかった回路の不良データとを分離するプログラムを
記録した記録媒体が得られる。
ば、不良原因となった回路の不良データと不良原因とな
らなかった回路の不良データとを分離するプログラムを
記録した記録媒体が得られる。
【００３２】
【００３３】
【発明の実施の形態】以下、本発明の実施の形態につい
て添付図面を参照しながら説明する。図１は本発明に係
る検査結果解析装置の最良の実施の形態の構成図であ
る。
て添付図面を参照しながら説明する。図１は本発明に係
る検査結果解析装置の最良の実施の形態の構成図であ
る。
【００３４】検査結果解析装置は、電気的試験装置４よ
りＬＳＩメモリセルの試験結果が入力される不良データ
分離用計算機１と、不良データ分離用計算機１にて試験
結果の解析を行う際に必要な知識データベース２とから
なり、不良データ分離用計算機１からの各種不良データ
はプリンタ等の出力装置３と電子顕微鏡やイオンビーム
解析装置に代表される不良解析装置５とに出力される。
りＬＳＩメモリセルの試験結果が入力される不良データ
分離用計算機１と、不良データ分離用計算機１にて試験
結果の解析を行う際に必要な知識データベース２とから
なり、不良データ分離用計算機１からの各種不良データ
はプリンタ等の出力装置３と電子顕微鏡やイオンビーム
解析装置に代表される不良解析装置５とに出力される。
【００３５】電気的試験装置４はメモリテスタやＬＳＩ
テスタに代表される装置である。
テスタに代表される装置である。
【００３６】又、不良データ分離用計算機１はネットワ
ーク経由で電気的試験装置４と不良解析装置５との間に
接続されている。
ーク経由で電気的試験装置４と不良解析装置５との間に
接続されている。
【００３７】電気的試験装置４はＬＳＩデータセルを１
個ずつ検査しその結果を不良データ分離用計算機１に出
力する。即ち、検査結果の内容はデータセルが正常か不
良かの２値データである。
個ずつ検査しその結果を不良データ分離用計算機１に出
力する。即ち、検査結果の内容はデータセルが正常か不
良かの２値データである。
【００３８】そして、不良と判定されたデータを不良デ
ータ分離用計算機１が知識データベース２の判断に従っ
て解析し、そのデータが真に不良かどうかを判定する。
そして、真に不良のデータは不良原因回路起因不良デー
タとして、実は正常であったデータは疑似不良原因回路
起因不良データとして出力する。
ータ分離用計算機１が知識データベース２の判断に従っ
て解析し、そのデータが真に不良かどうかを判定する。
そして、真に不良のデータは不良原因回路起因不良デー
タとして、実は正常であったデータは疑似不良原因回路
起因不良データとして出力する。
【００３９】この解析プログラム（エキスパートプログ
ラム）は不良データ分離用計算機１に内蔵されている。
ラム）は不良データ分離用計算機１に内蔵されている。
【００４０】この不良原因回路起因不良データに該当す
るデータは、例えば、前述の図９（Ｂ）におけるデコー
ダ回路Ｄ及び同図（Ｃ）におけるワード線Ｗ２であり、
疑似不良原因回路起因不良データに該当するデータは、
例えば、同図（Ｂ）のメモリセルＣ１〜Ｃ１６とワード
線Ｗ１〜Ｗ４、及び同図（Ｃ）のワード線Ｗ１，Ｗ３，
Ｗ４とメモリセルＣ１〜Ｃ１６とデコーダ回路Ｄであ
る。
るデータは、例えば、前述の図９（Ｂ）におけるデコー
ダ回路Ｄ及び同図（Ｃ）におけるワード線Ｗ２であり、
疑似不良原因回路起因不良データに該当するデータは、
例えば、同図（Ｂ）のメモリセルＣ１〜Ｃ１６とワード
線Ｗ１〜Ｗ４、及び同図（Ｃ）のワード線Ｗ１，Ｗ３，
Ｗ４とメモリセルＣ１〜Ｃ１６とデコーダ回路Ｄであ
る。
【００４１】一方、知識データベース２にはＬＳＩを構
成する複数のデコーダ、メモリセル、ワード線等の配置
されているウエハ上の位置を示す位置データと、デコー
ダ、メモリセル、ワード線等の相互の接続状態を示す接
続データとが保持されており、さらに不良と判定された
メモリセルが回路上どのように接続されているかを解析
することにより、真の不良がメモリセルにあるのか、あ
るいは他のデコーダ、メモリセル、ワード線等にあるの
かを判断するプログラム（例えば、ＩＦ …，ＴＨＥＮ
…の構文からなるプログラム）を有している。
成する複数のデコーダ、メモリセル、ワード線等の配置
されているウエハ上の位置を示す位置データと、デコー
ダ、メモリセル、ワード線等の相互の接続状態を示す接
続データとが保持されており、さらに不良と判定された
メモリセルが回路上どのように接続されているかを解析
することにより、真の不良がメモリセルにあるのか、あ
るいは他のデコーダ、メモリセル、ワード線等にあるの
かを判断するプログラム（例えば、ＩＦ …，ＴＨＥＮ
…の構文からなるプログラム）を有している。
【００４２】即ち、図９（Ｂ）を参照して、メモリセル
Ｃ１〜Ｃ１６の全てが不良と判定された場合は真の不良
はデコーダＤであり、その他のメモリセルＣ１〜Ｃ１６
及びワード線Ｗ１〜Ｗ４は疑似不良と判断する。
Ｃ１〜Ｃ１６の全てが不良と判定された場合は真の不良
はデコーダＤであり、その他のメモリセルＣ１〜Ｃ１６
及びワード線Ｗ１〜Ｗ４は疑似不良と判断する。
【００４３】同様に、同図（Ｃ）を参照して、メモリセ
ルＣ２〜Ｃ８，Ｃ１０〜Ｃ１２，Ｃ１５，Ｃ１６が不良
と判定された場合は真の不良はワード線Ｗ２であり、そ
の他のメモリセルＣ１，Ｃ９，Ｃ１３，Ｃ１４、ワード
線Ｗ１，Ｗ３，Ｗ４、デコーダＤは疑似不良と判断す
る。
ルＣ２〜Ｃ８，Ｃ１０〜Ｃ１２，Ｃ１５，Ｃ１６が不良
と判定された場合は真の不良はワード線Ｗ２であり、そ
の他のメモリセルＣ１，Ｃ９，Ｃ１３，Ｃ１４、ワード
線Ｗ１，Ｗ３，Ｗ４、デコーダＤは疑似不良と判断す
る。
【００４４】次に、本発明に係る検査結果解析装置の動
作の詳細について説明する。図２〜４は検査結果解析装
置の動作を示すフローチャートである。
作の詳細について説明する。図２〜４は検査結果解析装
置の動作を示すフローチャートである。
【００４５】まず図２を参照して、電気的試験装置４が
ＬＳＩウエハの電気的試験を行う（Ｓ１）。
ＬＳＩウエハの電気的試験を行う（Ｓ１）。
【００４６】電気的試験が終了すると、不良データ分離
用計算機１が、電気的試験装置４から電気的試験結果を
取得する（Ｓ２）。
用計算機１が、電気的試験装置４から電気的試験結果を
取得する（Ｓ２）。
【００４７】次に、不良データ分離用計算機１が、知識
データベース２に保存しているデコーダ、メモリセル、
ワード線等の相互の接続状態を示す接続データ（該ＬＳ
Ｉ品種に関するデータ）を検索し、不良回路と疑似不良
回路群の組み合わせデータに該当する不良データがある
かどうか照合し、該電気的試験結果を不良原因回路起因
のみの不良データとそれ以外の疑似不良原因回路起因デ
ータとに分離し、知識データベース２にファイル化して
保存する（Ｓ３）。
データベース２に保存しているデコーダ、メモリセル、
ワード線等の相互の接続状態を示す接続データ（該ＬＳ
Ｉ品種に関するデータ）を検索し、不良回路と疑似不良
回路群の組み合わせデータに該当する不良データがある
かどうか照合し、該電気的試験結果を不良原因回路起因
のみの不良データとそれ以外の疑似不良原因回路起因デ
ータとに分離し、知識データベース２にファイル化して
保存する（Ｓ３）。
【００４８】このＳ３の詳細は、別途図に示すが、Ｓ３
の処理後、不良データ分離用計算機１がＬＳＩウエハ上
における不良原因回路起因のみの不良データ、またはこ
れ以外の疑似不良データ、あるいは両者を重ね合わせた
結果を各々出力装置３に出力する（Ｓ４）。
の処理後、不良データ分離用計算機１がＬＳＩウエハ上
における不良原因回路起因のみの不良データ、またはこ
れ以外の疑似不良データ、あるいは両者を重ね合わせた
結果を各々出力装置３に出力する（Ｓ４）。
【００４９】次に、不良データ分離用計算機１が不良原
因回路起因のみの不良データや、またはこれ以外の疑似
不良データを不良解析装置５へ転送する（Ｓ５）。
因回路起因のみの不良データや、またはこれ以外の疑似
不良データを不良解析装置５へ転送する（Ｓ５）。
【００５０】次に、不良解析装置５が不良データ分離用
計算機１より受け取った不良データを解析する（Ｓ
６）。
計算機１より受け取った不良データを解析する（Ｓ
６）。
【００５１】最後に、不良解析装置５が不良解析結果を
出力装置３に出力する（Ｓ７）。
出力装置３に出力する（Ｓ７）。
【００５２】Ｓ３の詳細は、図３に示す様にエキスパー
トプログラムを有する不良データ分離用計算機１が電気
的試験結果ファイルに含まれるＬＳＩ品種ＩＤを検索
し、知識データベース２に保存された事例データの中か
ら該品種の回路レイアウト情報（位置情報）と主回路
（例えば、デコーダＤ）と従回路群（例えば、メモリセ
ルＣ）の組み合わせデータ（接続情報）を検索する（Ｓ
８）。
トプログラムを有する不良データ分離用計算機１が電気
的試験結果ファイルに含まれるＬＳＩ品種ＩＤを検索
し、知識データベース２に保存された事例データの中か
ら該品種の回路レイアウト情報（位置情報）と主回路
（例えば、デコーダＤ）と従回路群（例えば、メモリセ
ルＣ）の組み合わせデータ（接続情報）を検索する（Ｓ
８）。
【００５３】次に不良データ分離用計算機１から知識デ
ータベース２に照会される電気的試験結果データ中、主
回路と従回路群の組み合わせデータに該当する不良デー
タを知識データベース２が検出した場合、該従回路群の
各回路が等しく動作不良を起こす場合は主回路が不良原
因で従回路群に影響を与えたと判断し、従回路群中、他
の従回路よりも強く動作不良を起こす従回路がある場合
は逆に該従回路を不良原因と判断する（Ｓ９）。
ータベース２に照会される電気的試験結果データ中、主
回路と従回路群の組み合わせデータに該当する不良デー
タを知識データベース２が検出した場合、該従回路群の
各回路が等しく動作不良を起こす場合は主回路が不良原
因で従回路群に影響を与えたと判断し、従回路群中、他
の従回路よりも強く動作不良を起こす従回路がある場合
は逆に該従回路を不良原因と判断する（Ｓ９）。
【００５４】該判断結果を用いて不良データ分離用計算
機１が電気的試験結果を不良回路起因不良データファイ
ルと疑似不良回路起因不良データファイルに分離した
後、知識データベース２が両データファイルに含まれる
電気的不良回路素子分布を回路素子のレイアウト情報を
基にＬＳＩウエハ上の分布（μｍ単位座標系）に変換し
て各々ファイル化して保存する（Ｓ１０）。
機１が電気的試験結果を不良回路起因不良データファイ
ルと疑似不良回路起因不良データファイルに分離した
後、知識データベース２が両データファイルに含まれる
電気的不良回路素子分布を回路素子のレイアウト情報を
基にＬＳＩウエハ上の分布（μｍ単位座標系）に変換し
て各々ファイル化して保存する（Ｓ１０）。
【００５５】Ｓ１０の詳細は、別途図４に示す様にエキ
スパートプログラムを有する不良データ分離用計算機１
が知識データベース２の判断に従って電気的試験結果デ
ータを不良原因回路起因データと疑似不良回路起因デー
タとに分離する（Ｓ１１）。
スパートプログラムを有する不良データ分離用計算機１
が知識データベース２の判断に従って電気的試験結果デ
ータを不良原因回路起因データと疑似不良回路起因デー
タとに分離する（Ｓ１１）。
【００５６】不良データ分離用計算機１は、図５の回路
の不良度数分布図に示す様に、各々の不良データについ
て、解析対象領域を区間分割して区間毎の不良回路群の
度数分布（ヒストグラム）を作成して統計的に分布の偏
り（分布密度，区間の重心と分布密度中心とのズレ量，
歪率，尖鋭度といった統計量）を調べる。
の不良度数分布図に示す様に、各々の不良データについ
て、解析対象領域を区間分割して区間毎の不良回路群の
度数分布（ヒストグラム）を作成して統計的に分布の偏
り（分布密度，区間の重心と分布密度中心とのズレ量，
歪率，尖鋭度といった統計量）を調べる。
【００５７】図５はＬＳＩウエハの不良度数分布を示し
ている。同図中のＸ軸とＹ軸とで回路素子の２次元位置
を示し、不良密度Ｚは単位面積あたりの不良回路素子の
個数を示す。Ｘ，Ｙ，Ｚは一般に用いられる３次元座標
系である。
ている。同図中のＸ軸とＹ軸とで回路素子の２次元位置
を示し、不良密度Ｚは単位面積あたりの不良回路素子の
個数を示す。Ｘ，Ｙ，Ｚは一般に用いられる３次元座標
系である。
【００５８】従って、山の高さ（Ｚ方向の高さ）が高け
れば高い程、その位置（Ｘ，Ｙ）近辺に配置されている
回路素子群の不良密度は高くなる。
れば高い程、その位置（Ｘ，Ｙ）近辺に配置されている
回路素子群の不良密度は高くなる。
【００５９】又、区間分割とはＸ軸及びＹ軸方向の長さ
を所定間隔で分割し、ＬＳＩウエハ領域を小領域に分割
することをいう。
を所定間隔で分割し、ＬＳＩウエハ領域を小領域に分割
することをいう。
【００６０】分布密度は不良密度と同義であり、区間の
重心とは分割後の小領域の中心をいい、分布密度中心と
は不良が最も集中している地点をいう。
重心とは分割後の小領域の中心をいい、分布密度中心と
は不良が最も集中している地点をいう。
【００６１】分布区間としてワード線の幅と長さを定義
し、分布周期別に区間群を集合する際の分布偏り誤差を
５％以内とする。
し、分布周期別に区間群を集合する際の分布偏り誤差を
５％以内とする。
【００６２】次に、各区間のうち、不良回路を含む区間
を新しく解析対象領域に定め、該解析対象領域を更に細
かく区間分割して区間毎の不良回路群の度数分布を作成
して統計的に分布の偏りを調べることを繰返し、最後に
回路１個に至るまで階層化して区間分割を行い、結果を
知識データベース２に保存する（Ｓ１２）。
を新しく解析対象領域に定め、該解析対象領域を更に細
かく区間分割して区間毎の不良回路群の度数分布を作成
して統計的に分布の偏りを調べることを繰返し、最後に
回路１個に至るまで階層化して区間分割を行い、結果を
知識データベース２に保存する（Ｓ１２）。
【００６３】図６は分布周期別不良解析方法を示す概念
図である。同図は図９のデコーダＤ、メモリセルＣ及び
ワード線Ｗからなる回路を縦横に２個ずつ並べたもので
ある。そして、４個のデコーダＤ（αｅ，αｏで示
す。）は１個の主駆動回路βｏで駆動されるよう構成さ
れている。
図である。同図は図９のデコーダＤ、メモリセルＣ及び
ワード線Ｗからなる回路を縦横に２個ずつ並べたもので
ある。そして、４個のデコーダＤ（αｅ，αｏで示
す。）は１個の主駆動回路βｏで駆動されるよう構成さ
れている。
【００６４】不良データ分離用計算機１は、同図に示す
様に知識データベース２に保存された最小区間の偏りデ
ータを読込み、分布偏りデータが一定範囲内にある（５
％とか１０％あるいは２０％といった誤差内で等しいと
判断できる分布偏りデータを有する）区間群の分布周期
を調べ、等しい周期で分布する区間群を集合する。
様に知識データベース２に保存された最小区間の偏りデ
ータを読込み、分布偏りデータが一定範囲内にある（５
％とか１０％あるいは２０％といった誤差内で等しいと
判断できる分布偏りデータを有する）区間群の分布周期
を調べ、等しい周期で分布する区間群を集合する。
【００６５】例えば、図６の区間Ａ群（メモリセル４個
１組の群）は、奇数番地が全て完全不良のため、データ
分離用計算機１は、区間Ｂの範囲で区間Ａの奇数番地を
集合し、知識データベース２に照合して、駆動回路αｏ
が不良原因であるとの判断を受け取る。
１組の群）は、奇数番地が全て完全不良のため、データ
分離用計算機１は、区間Ｂの範囲で区間Ａの奇数番地を
集合し、知識データベース２に照合して、駆動回路αｏ
が不良原因であるとの判断を受け取る。
【００６６】次に、先の区間よりも１階層大きな区間の
偏りデータを読み込み、分布偏りデータが一定範囲内に
ある区間群の分布周期を調べ、等しい周期で分布する区
間群を集合することを繰り返し、最後に最大の解析対象
領域に至るまで分布周期別に階層化して区間群の集合を
行い、分布偏り別かつ分布周期別に階層化した該電気的
不良回路素子分布データを知識データベース２に保存す
る。
偏りデータを読み込み、分布偏りデータが一定範囲内に
ある区間群の分布周期を調べ、等しい周期で分布する区
間群を集合することを繰り返し、最後に最大の解析対象
領域に至るまで分布周期別に階層化して区間群の集合を
行い、分布偏り別かつ分布周期別に階層化した該電気的
不良回路素子分布データを知識データベース２に保存す
る。
【００６７】例えば、図６の区間Ａ群の奇数番地は、す
でに区間Ｂの大きさまで集合しており、かつ駆動回路α
ｏが不良原因と判断されている。この区間Ｂ群は、分布
偏りが全て等しいため、データ分離用計算機１は、該区
間群を区間Ｃの範囲で全て集合し、知識データベース２
に照合して駆動回路βｏが不良原因であるとの判断を受
け取る（Ｓ１３）。
でに区間Ｂの大きさまで集合しており、かつ駆動回路α
ｏが不良原因と判断されている。この区間Ｂ群は、分布
偏りが全て等しいため、データ分離用計算機１は、該区
間群を区間Ｃの範囲で全て集合し、知識データベース２
に照合して駆動回路βｏが不良原因であるとの判断を受
け取る（Ｓ１３）。
【００６８】知識データベース２は、階層化した該電気
的不良回路素子分布を回路素子のレイアウト情報を基に
ＬＳＩウエハ上の分布（μｍ単位座標系）に変換して各
々ファイル化して保存する。図６の例では、βｏ１個の
位置をファイル化することになる（Ｓ１４）。
的不良回路素子分布を回路素子のレイアウト情報を基に
ＬＳＩウエハ上の分布（μｍ単位座標系）に変換して各
々ファイル化して保存する。図６の例では、βｏ１個の
位置をファイル化することになる（Ｓ１４）。
【００６９】なお、検査解析方法のエキスパートプログ
ラムは不良データ分離用計算機１内に予め内蔵されてい
る。又、そのプログラムの内容は図２の過程Ｓ３〜Ｓ１
４（ただし、Ｓ６，Ｓ７を除く。）である。この過程Ｓ
３〜Ｓ１４のうち、Ｓ９，Ｓ１０，Ｓ１４には知識デー
タベースの内容が含まれる。
ラムは不良データ分離用計算機１内に予め内蔵されてい
る。又、そのプログラムの内容は図２の過程Ｓ３〜Ｓ１
４（ただし、Ｓ６，Ｓ７を除く。）である。この過程Ｓ
３〜Ｓ１４のうち、Ｓ９，Ｓ１０，Ｓ１４には知識デー
タベースの内容が含まれる。
【００７０】次に、第２の実施の形態について説明す
る。第２の実施の形態はロジックＬＳＩの検査結果解析
である。
る。第２の実施の形態はロジックＬＳＩの検査結果解析
である。
【００７１】ロジックＬＳＩの回路の中にも主回路と従
回路群を形成する組み合わせが数多くある。例えば、定
電流回路の場合、ロジックＬＳＩ中に各ブロック単位で
複数の定電流回路が配置され、定電流回路から従回路群
へ電流を供給している。
回路群を形成する組み合わせが数多くある。例えば、定
電流回路の場合、ロジックＬＳＩ中に各ブロック単位で
複数の定電流回路が配置され、定電流回路から従回路群
へ電流を供給している。
【００７２】この場合、各定電流回路にアドレス（識別
ＩＤ）を付加して主回路とし、該定電流回路から電流供
給を受ける回路群を従回路群として知識データベース２
に定義する。
ＩＤ）を付加して主回路とし、該定電流回路から電流供
給を受ける回路群を従回路群として知識データベース２
に定義する。
【００７３】定電流回路が動作不良の場合、従回路は、
全て動作不良となるが、従回路群の一部回路に強い電流
リークを生じた場合、定電流回路の供給電流が該リーク
不良回路で消費されるため、該定電流回路から電流供給
を受ける他の従回路が駆動電流不足で疑似不良状態に至
る。
全て動作不良となるが、従回路群の一部回路に強い電流
リークを生じた場合、定電流回路の供給電流が該リーク
不良回路で消費されるため、該定電流回路から電流供給
を受ける他の従回路が駆動電流不足で疑似不良状態に至
る。
【００７４】本発明の解析手順例を以下に示す。
【００７５】知識データベース２に主回路として定電流
回路、従回路として該定電流回路から電流供給を受ける
回路ブロック内の回路群を定義する。
回路、従回路として該定電流回路から電流供給を受ける
回路ブロック内の回路群を定義する。
【００７６】また、分布偏り及び分布周期の解析対象領
域の階層として主回路と従回路群の全てが含まれる領域
及び動作電圧範囲を定義し、分割区間として該回路群に
含まれる各回路の幅と長さ及び動作電圧０．０５Ｖを定
義し、分布周期別に区間群を集合する際の分布偏り誤差
を５％以内とする。
域の階層として主回路と従回路群の全てが含まれる領域
及び動作電圧範囲を定義し、分割区間として該回路群に
含まれる各回路の幅と長さ及び動作電圧０．０５Ｖを定
義し、分布周期別に区間群を集合する際の分布偏り誤差
を５％以内とする。
【００７７】まず、定電流回路起因不良の場合は、従回
路郡が全て動作不良のため、該従回路郡に含まれる各回
路の幅と長さ及び動作電圧範囲に等しい区間群の不良分
布偏りが等しいと判断され、不良原因回路起因不良デー
タファイルには、該定電流回路のデータが保存され、疑
似不良回路起因不良データファイルには不良区間が連続
した（分布周期１）集合体データとして該従回路群のデ
ータが１個保存される。
路郡が全て動作不良のため、該従回路郡に含まれる各回
路の幅と長さ及び動作電圧範囲に等しい区間群の不良分
布偏りが等しいと判断され、不良原因回路起因不良デー
タファイルには、該定電流回路のデータが保存され、疑
似不良回路起因不良データファイルには不良区間が連続
した（分布周期１）集合体データとして該従回路群のデ
ータが１個保存される。
【００７８】次に、従回路リークの起因不良の場合は、
従回路群に含まれる各回路の幅と長さに等しい分割区間
内に含まれるセルが、１区間だけ全て動作不良であり、
他の区間は動作電圧を高くする（供給電流量を増やす）
と５％以上の回路が正常動作に移行したため、分布偏り
が異なると判断され、不良原因回路起因不良データファ
イルには、区間内のセルが全て動作不良の区間のデータ
が保存され、疑似不良回路起因不良データファイルに
は、該定電流回路のデータが保存される。
従回路群に含まれる各回路の幅と長さに等しい分割区間
内に含まれるセルが、１区間だけ全て動作不良であり、
他の区間は動作電圧を高くする（供給電流量を増やす）
と５％以上の回路が正常動作に移行したため、分布偏り
が異なると判断され、不良原因回路起因不良データファ
イルには、区間内のセルが全て動作不良の区間のデータ
が保存され、疑似不良回路起因不良データファイルに
は、該定電流回路のデータが保存される。
【００７９】次に、この解析プログラムを記録した記録
媒体について説明する。図７は記録媒体を含む不良デー
タ分離用計算機の構成図である。
媒体について説明する。図７は記録媒体を含む不良デー
タ分離用計算機の構成図である。
【００８０】不良データ分離用計算機１はデータ処理装
置１１と、記憶装置１２とからなり、このデータ処理装
置１１に記憶媒体１３に記録された解析プログラムが入
力される。
置１１と、記憶装置１２とからなり、このデータ処理装
置１１に記憶媒体１３に記録された解析プログラムが入
力される。
【００８１】記憶媒体１３にはエキスパートプログラム
２１と知識データベース２とからなる解析プログラムが
記録されている。
２１と知識データベース２とからなる解析プログラムが
記録されている。
【００８２】記憶媒体１３に記録された解析プログラム
がデータ処理装置１１に入力されると、データ処理装置
１１はその解析プログラムを記憶装置１２に記憶する。
がデータ処理装置１１に入力されると、データ処理装置
１１はその解析プログラムを記憶装置１２に記憶する。
【００８３】そして、データ処理装置１１は電気的試験
装置４より入力された試験結果データを記憶装置１２に
記憶された解析プログラムに従って処理する。
装置４より入力された試験結果データを記憶装置１２に
記憶された解析プログラムに従って処理する。
【００８４】
【発明の効果】本発明によれば、主回路と、この主回路
の影響を受けて動作不良を起こす従回路群とからなる回
路の検査結果の解析を行う検査結果解析装置であって、
その検査結果解析装置を、前記主回路及び従回路群を１
つの組み合わせとしてその主回路及び従回路群の配置さ
れている基板上の位置情報と、前記主回路と前記従回路
群との接続情報とを保持するとともに、前記従回路群の
各従回路が等しく動作不良を起こす場合は前記主回路を
不良原因と判断し、前記従回路群中、他の従回路よりも
強く動作不良を起こす従回路がある場合はその従回路を
不良原因と判断するデータベース手段と、前記データベ
ース手段での判断に基づき不良原因となった回路の不良
データと不良原因とならなかった回路の不良データとを
分離する不良データ分離手段とを含み構成したため、真
に不良であるメモリセルと疑似不良のメモリセルとの判
別が可能で、かつ不良メモリセルのウエハ上の位置を特
定することが可能となる。
の影響を受けて動作不良を起こす従回路群とからなる回
路の検査結果の解析を行う検査結果解析装置であって、
その検査結果解析装置を、前記主回路及び従回路群を１
つの組み合わせとしてその主回路及び従回路群の配置さ
れている基板上の位置情報と、前記主回路と前記従回路
群との接続情報とを保持するとともに、前記従回路群の
各従回路が等しく動作不良を起こす場合は前記主回路を
不良原因と判断し、前記従回路群中、他の従回路よりも
強く動作不良を起こす従回路がある場合はその従回路を
不良原因と判断するデータベース手段と、前記データベ
ース手段での判断に基づき不良原因となった回路の不良
データと不良原因とならなかった回路の不良データとを
分離する不良データ分離手段とを含み構成したため、真
に不良であるメモリセルと疑似不良のメモリセルとの判
別が可能で、かつ不良メモリセルのウエハ上の位置を特
定することが可能となる。
【００８５】又、本発明による他の発明は、前記不良デ
ータ分離手段はさらに前記各不良データ及び前記データ
ベース手段に保持されている回路の位置情報に基づき前
記基板上の回路の不良度数分布図を作成するため、不良
度数分布を視覚的に確認することが可能となる。
ータ分離手段はさらに前記各不良データ及び前記データ
ベース手段に保持されている回路の位置情報に基づき前
記基板上の回路の不良度数分布図を作成するため、不良
度数分布を視覚的に確認することが可能となる。
【００８６】さらに、本発明は、主回路と、この主回路
の影響を受けて動作不良を起こす従回路群とからなる回
路の検査結果の解析を行う検査結果解析方法であって、
その検査結果解析方法を、前記主回路及び従回路群を１
つの組み合わせとしてその主回路及び従回路群の配置さ
れている基板上の位置情報と、前記主回路と前記従回路
群との接続情報とを保持する第１の過程と、前記従回路
群の各従回路が等しく動作不良を起こす場合は前記主回
路を不良原因と判断し、前記従回路群中、他の従回路よ
りも強く動作不良を起こす従回路がある場合はその従回
路を不良原因と判断する第２の過程と、この第２の過程
での判断に基づき不良原因となった回路の不良データと
不良原因とならなかった回路の不良データとを分離する
第３の過程とを含み構成したため、真に不良であるメモ
リセルと疑似不良のメモリセルとの判別が可能で、かつ
不良メモリセルのウエハ上の位置を特定することが可能
となる。
の影響を受けて動作不良を起こす従回路群とからなる回
路の検査結果の解析を行う検査結果解析方法であって、
その検査結果解析方法を、前記主回路及び従回路群を１
つの組み合わせとしてその主回路及び従回路群の配置さ
れている基板上の位置情報と、前記主回路と前記従回路
群との接続情報とを保持する第１の過程と、前記従回路
群の各従回路が等しく動作不良を起こす場合は前記主回
路を不良原因と判断し、前記従回路群中、他の従回路よ
りも強く動作不良を起こす従回路がある場合はその従回
路を不良原因と判断する第２の過程と、この第２の過程
での判断に基づき不良原因となった回路の不良データと
不良原因とならなかった回路の不良データとを分離する
第３の過程とを含み構成したため、真に不良であるメモ
リセルと疑似不良のメモリセルとの判別が可能で、かつ
不良メモリセルのウエハ上の位置を特定することが可能
となる。
【００８７】又、本発明による他の発明は、前記各不良
データ及び前記データベース手段に保持されている回路
の位置情報に基づき前記基板上の回路の不良度数分布図
を作成する第４の過程を含むため、不良度数分布を視覚
的に確認することが可能となる。
データ及び前記データベース手段に保持されている回路
の位置情報に基づき前記基板上の回路の不良度数分布図
を作成する第４の過程を含むため、不良度数分布を視覚
的に確認することが可能となる。
【００８８】さらに、本発明は、主回路と、この主回路
の影響を受けて動作不良を起こす従回路群とからなる回
路の検査結果の解析を行う検査結果解析プログラムを記
録した記録媒体であって、その記録媒体に、コンピュー
タに前記主回路及び従回路群を１つの組み合わせとして
その主回路及び従回路群の配置されている基板上の位置
情報と、前記主回路と前記従回路群との接続情報とを保
持する第１の過程と、前記従回路群の各従回路が等しく
動作不良を起こす場合は前記主回路を不良原因と判断
し、前記従回路群中、他の従回路よりも強く動作不良を
起こす従回路がある場合はその従回路を不良原因と判断
する第２の過程と、この第２の過程での判断に基づき不
良原因となった回路の不良データと不良原因とならなか
った回路の不良データとを分離する第３の過程とを実行
させるためのプログラムを記録したため、真に不良であ
るメモリセルと疑似不良のメモリセルとの判別が可能
で、かつ不良メモリセルのウエハ上の位置を特定するこ
とが可能となる。
の影響を受けて動作不良を起こす従回路群とからなる回
路の検査結果の解析を行う検査結果解析プログラムを記
録した記録媒体であって、その記録媒体に、コンピュー
タに前記主回路及び従回路群を１つの組み合わせとして
その主回路及び従回路群の配置されている基板上の位置
情報と、前記主回路と前記従回路群との接続情報とを保
持する第１の過程と、前記従回路群の各従回路が等しく
動作不良を起こす場合は前記主回路を不良原因と判断
し、前記従回路群中、他の従回路よりも強く動作不良を
起こす従回路がある場合はその従回路を不良原因と判断
する第２の過程と、この第２の過程での判断に基づき不
良原因となった回路の不良データと不良原因とならなか
った回路の不良データとを分離する第３の過程とを実行
させるためのプログラムを記録したため、真に不良であ
るメモリセルと疑似不良のメモリセルとの判別が可能
で、かつ不良メモリセルのウエハ上の位置を特定するこ
とが可能となる。
【００８９】又、本発明による他の発明は、前記各不良
データ及び前記データベース手段に保持されている回路
の位置情報に基づき前記基板上の回路の不良度数分布図
を作成する第４の過程を実行させるためのプログラムを
記録したため、不良度数分布を視覚的に確認することが
可能となる。
データ及び前記データベース手段に保持されている回路
の位置情報に基づき前記基板上の回路の不良度数分布図
を作成する第４の過程を実行させるためのプログラムを
記録したため、不良度数分布を視覚的に確認することが
可能となる。
【図１】本発明に係る検査結果解析装置の最良の実施の
形態の構成図である。
形態の構成図である。
【図２】同検査結果解析装置の動作を示すフローチャー
トである。
トである。
【図３】同検査結果解析装置の動作を示すフローチャー
トである。
トである。
【図４】同検査結果解析装置の動作を示すフローチャー
トである。
トである。
【図５】同検査結果解析装置のＬＳＩウエハの不良度数
分布図である。
分布図である。
【図６】同検査結果解析装置の分布周期別不良解析方法
を示す概念図である。
を示す概念図である。
【図７】解析プログラムを記録した記録媒体を含む不良
データ分離用計算機の構成図である。
データ分離用計算機の構成図である。
【図８】ＬＳＩウエハの一例の構成図である。
【図９】ＬＳＩ内のメモリ回路の一例の回路図である。
１ 不良データ分離用計算機 ２ 知識データベース １１ データ処理装置 １２ 記憶装置 １３ 記憶媒体 ２１ エキスパートプログラム
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 11/22 - 11/26 G01R 31/28 - 31/30
Claims (6)
- 【請求項１】 主回路と、この主回路の影響を受けて動
作不良を起こす従回路群とからなる回路の検査結果の解
析を行う検査結果解析装置であって、 前記主回路及び従回路群を１つの組み合わせとしてその
主回路及び従回路群の配置されている基板上の位置情報
と、前記主回路と前記従回路群との接続情報とを保持す
るとともに、前記従回路群の各従回路が等しく動作不良
を起こす場合は前記主回路を不良原因と判断し、前記従
回路群中、他の従回路よりも強く動作不良を起こす従回
路がある場合はその従回路を不良原因と判断するデータ
ベース手段と、前記データベース手段での判断に基づき
不良原因となった回路の不良データと不良原因とならな
かった回路の不良データとを分離する不良データ分離手
段とを含んでおり、 前記不良データ分離手段はさらに前記各不良データ及び
前記データベース手段に保持されている回路の位置情報
に基づき前記基板上の回路の不良度数分布図を作成する
分布図作成手段を含んでおり、 前記分布図作成手段はさらに前記不良データについて、
解析対象領域を区間分割して区間ごとの不良回路群の度
数分布を作成して統計的に分布の偏りを調べる第１分布
偏り調査手段と、各区間のうち不良回路を含む区間を新
たに解析対象領域に定め、その解析対象領域を区間分割
して区間毎の不良回路群の度数分布を作成して統計的に
分布の偏りを調べる第２分布偏り調査手段とを含むこと
を特徴とする検査結果解析装置。 - 【請求項２】 前記第２分布偏り調査手段での処理に続
きさらに分布偏りが一定範囲内にある区間群の分布周期
を調べ、等しい周期で分布する区間群を集合する第１集
合手段と、前記第１集合手段にて集合した区間よりも大
きな区間の偏りデータを読込み、分布偏りデータが一定
範囲内にある区間群の分布状態を調べ、等しい周期で分
布する区間群を集合する第２集合手段とを含むことを特
徴とする請求項１記載の検査結果解析装置。 - 【請求項３】 主回路と、この主回路の影響を受けて動
作不良を起こす従回路群とからなる回路の検査結果の解
析を行う検査結果解析方法であって、 前記主回路及び従回路群を１つの組み合わせとしてその
主回路及び従回路群の配置されている基板上の位置情報
と、前記主回路と前記従回路群との接続情報とを保持す
る第１の過程と、前記従回路群の各従回路が等しく動作
不良を起こす場合は前記主回路を不良原因と判断し、前
記従回路群中、他の従回路よりも強く動作不良を起こす
従回路がある場合はその従回路を不良原因と判断する第
２の過程と、この第２の過程での判断に基づき不良原因
となった回路の不良データと不良原因とならなかった回
路の不良データとを分離する第３の過程とを含んでお
り、 前記第３の過程はさらに前記各不良データ及び前記第１
の過程で保持されている回路の位置情報に基づき前記基
板上の回路の不良度数分布図を作成する第４の過程を含
んでおり、 前記第４の過程はさらに前記不良データについて、解析
対象領域を区間分割して区間ごとの不良回路群の度数分
布を作成して統計的に分布の偏りを調べる第５の過程
と、各区間のうち不良回路を含む区間を新たに解析対象
領域に定め、その解析対象領域を区間分割して区間毎の
不良回路群の度数分布を作成して統計的に分布の偏りを
調べる第６の過程とを含むことを特徴とする検査結果解
析方法。 - 【請求項４】 前記第６の過程に続きさらに分布偏りが
一定範囲内にある区間群の分布周期を調べ、等しい周期
で分布する区間群を集合する第７の過程と、この第７の
過程で集合した区間よりも大きな区間の偏りデータを読
込み、分布偏りデータが一定範囲内にある区間群の分布
状態を調べ、等しい周期で分布する区間群を集合する第
８の過程とを含むことを特徴とする請求項３記載の検査
結果解析方法。 - 【請求項５】 主回路と、この主回路の影響を受けて動
作不良を起こす従回路群とからなる回路の検査結果の解
析を行う検査結果解析プログラムを記録した記録媒体で
あって、 前記主回路及び従回路群を１つの組み合わせとしてその
主回路及び従回路群の配置されている基板上の位置情報
と、前記主回路と前記従回路群との接続情報とを保持す
る第１の過程と、前記従回路群の各従回路が等しく動作
不良を起こす場合は前記主回路を不良原因と判断し、前
記従回路群中、他の従回路よりも強く動作不良を起こす
従回路がある場合はその従回路を不良原因と判断する第
２の過程と、この第２の過程での判断に基づき不良原因
となった回路の不良データと不良 原因とならなかった回
路の不良データとを分離する第３の過程とを含んでお
り、 前記第３の過程はさらに前記各不良データ及び前記デー
タベース手段に保持されている回路の位置情報に基づき
前記基板上の回路の不良度数分布図を作成する第４の過
程を含んでおり、 前記第４の過程はさらに前記不良データについて、解析
対象領域を区間分割して区間ごとの不良回路群の度数分
布を作成して統計的に分布の偏りを調べる第５の過程
と、各区間のうち不良回路を含む区間を新たに解析対象
領域に定め、その解析対象領域を区間分割して区間毎の
不良回路群の度数分布を作成して統計的に分布の偏りを
調べる第６の過程とを含んでおり、前記第１乃至第６の
過程をコンピュータに実行させるためのプログラムを記
録した記録媒体。 - 【請求項６】 前記第６の過程に続きさらに分布偏りが
一定範囲内にある区間群の分布周期を調べ、等しい周期
で分布する区間群を集合する第７の過程と、この第７の
過程で集合した区間よりも大きな区間の偏りデータを読
込み、分布偏りデータが一定範囲内にある区間群の分布
状態を調べ、等しい周期で分布する区間群を集合する第
８の過程とをコンピュータに実行させるためのプログラ
ムを記録した請求項５記載の記録媒体。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09152740A JP3111931B2 (ja) | 1997-06-11 | 1997-06-11 | 検査結果解析装置及び解析方法並びに解析プログラムを記録した記録媒体 |
| KR1019980021595A KR100311262B1 (ko) | 1997-06-11 | 1998-06-10 | 회로검사결과분석장치및방법 |
| TW087109260A TW381215B (en) | 1997-06-11 | 1998-06-10 | Apparatus and method for analysis of circuit testing and storage of recording medium having analysis programs |
| US09/095,711 US6192494B1 (en) | 1997-06-11 | 1998-06-11 | Apparatus and method for analyzing circuit test results and recording medium storing analytical program therefor |
| CN98102094A CN1212397A (zh) | 1997-06-11 | 1998-06-11 | 分析电路测试结果的装置和方法及存储分析程序的记录介质 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09152740A JP3111931B2 (ja) | 1997-06-11 | 1997-06-11 | 検査結果解析装置及び解析方法並びに解析プログラムを記録した記録媒体 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH113244A JPH113244A (ja) | 1999-01-06 |
| JP3111931B2 true JP3111931B2 (ja) | 2000-11-27 |
Family
ID=15547131
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09152740A Expired - Fee Related JP3111931B2 (ja) | 1997-06-11 | 1997-06-11 | 検査結果解析装置及び解析方法並びに解析プログラムを記録した記録媒体 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6192494B1 (ja) |
| JP (1) | JP3111931B2 (ja) |
| KR (1) | KR100311262B1 (ja) |
| CN (1) | CN1212397A (ja) |
| TW (1) | TW381215B (ja) |
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| US9721937B1 (en) | 2016-04-04 | 2017-08-01 | Pdf Solutions, Inc. | Integrated circuit containing first and second does of standard cell compatible, NCEM-enabled fill cells, with the first DOE including side-to-side short configured fill cells, and the second DOE including tip-to-tip short configured fill cells |
| US9748153B1 (en) | 2017-03-29 | 2017-08-29 | Pdf Solutions, Inc. | Process for making and using a semiconductor wafer containing first and second does of standard cell compatible, NCEM-enabled fill cells, with the first DOE including side-to-side short configured fill cells, and the second DOE including tip-to-side short configure |
| US9768083B1 (en) | 2017-06-27 | 2017-09-19 | Pdf Solutions, Inc. | Process for making and using a semiconductor wafer containing first and second DOEs of standard cell compatible, NCEM-enabled fill cells, with the first DOE including merged-via open configured fill cells, and the second DOE including snake open configured fill cells |
| US9773774B1 (en) | 2017-03-30 | 2017-09-26 | Pdf Solutions, Inc. | Process for making and using a semiconductor wafer containing first and second DOEs of standard cell compatible, NCEM-enabled fill cells, with the first DOE including chamfer short configured fill cells, and the second DOE including corner short configured fill cells |
| US9786649B1 (en) | 2017-06-27 | 2017-10-10 | Pdf Solutions, Inc. | Process for making and using a semiconductor wafer containing first and second DOEs of standard cell compatible, NCEM-enabled fill cells, with the first DOE including via open configured fill cells, and the second DOE including stitch open configured fill cells |
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- 1998-06-11 US US09/095,711 patent/US6192494B1/en not_active Expired - Fee Related
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| US9711496B1 (en) | 2016-04-04 | 2017-07-18 | Pdf Solutions, Inc. | Integrated circuit containing first and second DOEs of standard cell compatible, NCEM-enabled fill cells, with the first DOE including side-to-side short configured fill cells, and the second DOE including tip-to-side short configured fill cells |
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| US9778974B1 (en) | 2016-04-04 | 2017-10-03 | Pdf Solutions, Inc. | Integrated circuit containing first and second DOEs of standard cell compatible, NCEM-enabled fill cells, with the first DOE including snake open configured fill cells, and the second DOE including metal island open configured fill cells |
| US9818660B1 (en) | 2016-04-04 | 2017-11-14 | Pdf Solutions, Inc. | Integrated circuit containing first and second DOEs of standard cell compatible, NCEM-enabled fill cells, with the first DOE including via open configured fill cells, and the second DOE including metal island open configured fill cells |
| US9773775B1 (en) | 2016-04-04 | 2017-09-26 | Pdf Solutions, Inc. | Integrated circuit containing first and second DOEs of standard cell compatible, NCEM-enabled fill cells, with the first DOE including merged-via open configured fill cells, and the second DOE including snake open configured fill cells |
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| US9773774B1 (en) | 2017-03-30 | 2017-09-26 | Pdf Solutions, Inc. | Process for making and using a semiconductor wafer containing first and second DOEs of standard cell compatible, NCEM-enabled fill cells, with the first DOE including chamfer short configured fill cells, and the second DOE including corner short configured fill cells |
| US9768083B1 (en) | 2017-06-27 | 2017-09-19 | Pdf Solutions, Inc. | Process for making and using a semiconductor wafer containing first and second DOEs of standard cell compatible, NCEM-enabled fill cells, with the first DOE including merged-via open configured fill cells, and the second DOE including snake open configured fill cells |
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| US10096530B1 (en) | 2017-06-28 | 2018-10-09 | Pdf Solutions, Inc. | Process for making and using a semiconductor wafer containing first and second DOEs of standard cell compatible, NCEM-enabled fill cells, with the first DOE including merged-via open configured fill cells, and the second DOE including stitch open configured fill cells |
| US9865583B1 (en) | 2017-06-28 | 2018-01-09 | Pdf Solutions, Inc. | Process for making and using a semiconductor wafer containing first and second DOEs of standard cell compatible, NCEM-enabled fill cells, with the first DOE including snake open configured fill cells, and the second DOE including stitch open configured fill cells |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH113244A (ja) | 1999-01-06 |
| CN1212397A (zh) | 1999-03-31 |
| KR100311262B1 (ko) | 2001-12-12 |
| KR19990006857A (ko) | 1999-01-25 |
| TW381215B (en) | 2000-02-01 |
| US6192494B1 (en) | 2001-02-20 |
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