JPH03267779A - 集積回路試験装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 ディジタルＬＳＩ等の集積回路のような多数のピンを有
するデイバイスにおける機能試験、直流・交流の試験等
の電気的試験を行なう集積回路試験装置の改良に関し、 多ピンのデイバイスのＤＵＴを試験する装置であっても
、複数の少数ピンのデイバイスを効率的且つ有効的に測
定・試験することができる集積回路試験装置を提供する
ことを目的とし、複数の接続用のピンを有する集積回路
の各種特性・機能を試験する集積回路試験装置において
、上記集積回路のピンに接続する複数個のピンで形成さ
れる分割接続ピンを複数有する集積回路接続手段と、該
集積回路接続手段の各分割接続ピンに対応して設けられ
、該再分割接続ピンに接続される集積回路の試験入力デ
ータ及び該試験入力データの期待値パターンデータを出
力する複数のパターン出力手段と、上記集積回路接続手
段に接続される集積回路の接続状態に応じてパターン出
力手段に対して制御信号を発生する制御信号発生手段と
、上記パターン出力手段の期待値パターンデータと上記
集積回路接続手段を介して出力される集積回路の出力デ
ータとを比較演算して集積回路の適否を判断する論理比
較手段とを備えるものである。

に集積回路の機能及び動作速度が向上すると共に、ピン
数も増大することとなる。

このような高性能化・高速度化した半導体集積回路が多
ピン化されることから、この多ピン化した半導体集積回
路をテスト、測定を行なう集積回路試験装置も多ビシ化
が要求されている。

上記集積回路試験装置の対象となる被測定Ｌ　Ｓ　Ｉ　
（Ｄｉｖｉｃｅ　Ｕｎｄｅ＋　Ｔｅ５ｔ　、以下ＤＵＴ
）は、産業分野゛全体で要求されるＬＳＩとして見れば
少数ピンのデイバイスもあり種々のものが存在する。

このように種々のＤＵＴを有効に試験することができる
集積回路試験装置が必要となる。

〔産業上の利用分野〕 本発明はディジタルＬＳＩ等の集積回路のような多数の
ピンを有するデイバイスにおける機能試験、直流・交流
の試験等の電気的試験を行なう集積回路試験装置の改良
に関する。

近年、半導体集積回路は超微細化加工等の技術により大
集積化、大規模化の傾向に伴い、必然的〔従来の技術〕 従来、この種の集積回路試験装置として第５図に示すも
のがあった。この第５図に従来の集積回路試験装置の回
路構成図を示す。

同図において従来の集積回路試験装置は、試験指令に基
づき試験のためのタイミング信号を発生するタイミング
発生回路３と、上記試験指令に基づき試験入力データ及
びこれに対応する期待値パターンデータを発生するパタ
ーン発生器４４と、上記タイミング信号で特定されるピ
ンに試験入力データが順次入力され、接続されたＤＵＴ
７に対して試験入力データを出力すると共に、該試験入
力データに基づいて出力されるＤＵＴ７の出力信号を出
力する接続ピン５と、該接続ピン５から出力されるＤＵ
Ｔ７の出力信号をパターン発生器４４の期待値パターン
データとを論理比較してＤＵＴ７の適否を判断する論理
比較制御器６とを備える構成である。

次に、上記構成に基づ〈従来装置の動作について説明す
る。接続ピン５に各種のピン数を有するＤＵＴ７を接続
し、試験指令をタイミング発生回路３及びパターン発生
器４４に入力する。

上記試験指令に基づきタイミング発生回路３から予め定
められたタイミング信号が接続ピン５及び論理比較制御
器６に入力される。また、パターン発生器４４も上記接
続ピン５に接続されるＤＵＴ７に適合した試験入力デー
タを接続ピン５に入力すると共に、上記試験入力データ
に対応する期待値パターンデータを論理比較制御器６に
入力する。

上記接続ピン５は接続されたＤＵＴ７に試験入力データ
を出力し、該試験入力データに基づいてＤＵＴ７内で論
理出力されるＤＵＴ７の出力信号をＤＵＴ７から入力す
る。この入力された出力信号を論理比較制御器６へ転送
し、該論理比較制御器６は上記出力信号を期待値パター
ンデータと比較してＤＵＴ７の適否を判断する。

また、ＤＵＴ７が少数ピンデイバイスの場合には、接続
ピン５に複数のデイバイスを接続し、接続ピン５の特定
のピンを指定してパターン発生器４４からの試験入力デ
ータを入力して測定する所謂同側機能により測定し試験
を行なうこととしていた。

〔発明が解決しようとする課題〕

従来の集積回路試験装置は以上のように構成されていた
ことから、少数ピンデイバイスのＤＵＴ７を測定試験す
る場合には上記のように同側機能で対応していたことか
ら、電気的特性が悪化し、また構造上接続できるＤＵＴ
７の数に制限があるという課題を有していた。即ち、上
記電気的特性の悪化は単一の接続ピンで構成されている
ことから、複数のＤＵＴ７相互間における配線長の差異
に起因して生じるものである。また、接続できるＤＵＴ
７の数に制限があるのは、半導体基板のエポキシ板にプ
ローバが設けられ、このプローバにピンを通して複数の
ＤＵＴ７を接続しているために制限されるものである。

この発明は上記課題を解決するためになされたもので、
多ビンのデイバイスのＤＵＴを試験する装置であっても
、複数の少数ピンのデイバイスを効率的且つ有効的に測
定・試験することができる集積回路試験装置を提供する
ことを目的とする。

〔課題を解決するための手段〕

本発明に係る集積回路試験装置は、複数の接続用のピン
を有する集積回路の各種特性・機能を試験する集積回路
試験装置において、上記集積回路のピンに接続する複数
個のピンで形成される分割接続ピンを複数有する集積回
路接続手段と、該集積回路接続手段の各分割接続ピンに
対応して設けられ、該多分割接続ピンに接続される集積
回路の試験入力データ及び該試験入力データの期待値パ
ターンデータを出力する複数のパターン出力手段と、上
記集積回路接続手段に接続される集積回路の接続状態に
応じてパターン出力手段に対して制御信号を発生する制
御信号発生手段と、上記パターン出力手段の期待値パタ
ーンデータと上記集積回路接続手段を介して８カされる
集積回路の出力データとを比較演算して集積回路の適否
を判断する論理比較手段とを備えるものである。

〔作用〕

本発明においては、集積回路を接続する集積回路接続手
段を複数個のピンからなる複数の分割接続ピンとし、該
分割接続ピンをブロック化して複数の少数ピンの集積回
路に接続し、このブロック化した分割接続ピンに接続さ
れる集積回路毎に試験入力データを入力するようにした
ので、分割接続ピン毎に又は分割接続ピンの任意の組合
せ毎に複数の少数ピンの集積回路を同時接続できること
となり、多数の集積回路を同時に効率的な測定・試験を
行なうと共に、電気的特性が良好な状態で有効に測定・
試験を行なう。

〔実施例〕

以下、本発明の一実施例を第２図及び第３図に基づいて
説明する。この第２図に本実施例回路構成図、第３図に
第２のＦＴＵコントローラに接続されるプローバ平面図
を示す。

同図において本実施例に係る集積回路試験装置は、各種
のＤＵＴ７０．７１．７２を接続態様に応じた試験態様
に装置全体を制御するＦＴＵ（Ｆｕｎｃｔｉｏｎ　Ｔｅ
５ｔ　Ｕｎｉｔ）コントローラ１と）該ＦＴＵコントロ
ーラ１の制御に基づいて少数ピンノティバイスを試験す
るための個別のクロック信号を発生する個別クロック発
生器２と、上記ＦＴＵコントローラ１の制御に基づいて
多ビンのデイバイスを試験するための一括したクロック
信号を発生する一括クロック信号発生器３と、上記各ク
ロック信号発生器２．３のクロック信号に基づいてＤＵ
Ｔに適合する試験入力データ及び該データに対・応する
期待値パターンデータを個別又は−括して発生するパタ
ーン発生器４と、上記ＤＵＴに接続するための接続ピン
を６４個有し、該６４個の接続ピンに接続したＤＵＴに
上記試験入力データを出力する複数のテストヘッド５１
〜５５と、該テストヘッド５１〜５５を介して出力され
るＤＵＴの出力信号と上記パターン発生器４の期待値パ
ターンデータとを比較してＤＵＴの適否を判断する論理
比較制御器６とを備える構成である。

上記パターン発生器４は、上記個別・−括の各クロック
発生器２．３から出力されるクロック信号を上記ＦＴＵ
コントローラ１の制御信号に基づいて切替えるクロック
セレクタ４１ａ〜４ｅと、該クロックセレクタ４１ａ〜
４１ｅを介して出力されるクロック信号を積算しアドレ
ス信号を順次生成するアドレスカウンタ４２ａ〜４２ｅ
と、上記各テストヘッド５１〜５５の６４個の接続ピン
に対応したメモリ領域を有し、このメモリ領域に試験入
力データ及び期待値パターンデータを格納し、上記アド
レス信号に基づいて試験入力データ及び期待値パターン
データを出力するメモリ４３ａ〜４３ｅとを備える構成
である。

次に、上記構成に基づく本実施例の動作を上記第２図、
第３図に加え、第４図を参照して説明する。

上記篇２図に示す本実施例のようにＤＵＴ７０．７１．
７２が接続される場合には、第４図の組合せＮ００３に
該当する。従って、操作者は第３図に示すブローμ＃３
にピンを通すことによりＦＴＵコントローラ１に対して
選択指令が入力されることとなる。

この選択指令に応じてＦＴＵコントローラ１は個別クロ
ック発生器２に対して、個別のクロック信号を発生させ
ると共に、パターン発生器４のクロックセレクタ４１８
〜４１ｅに対して個別クロック発生器２からのクロック
信号を選択する制御信号を出力する。

上記個別クロック発生器２からの個別のクロック信号が
クロックセレクタ４１ａ〜４１ｅを介してアドレスカウ
ンタ４２ａ〜４２ｅにａカされる。

このアドレスカウンタ４２ａ〜４２ｅは個別のクロック
信号を順次積算してアドレス信号を生成してメモリ４３
ａ〜４ｅに出力する。上記メモリ４３ａ〜４ｅはアドレ
ス信号で特定されるアドレスに格納された試験入力デー
タ及び期待値パターンデータを出力する。

上記出力された試験入力データが分割されたブロックと
して設けられた複数のテストヘッド５１〜５５に入力さ
れ、該テストヘッド５１〜５５の接続ピンに接続された
各ＤＵＴ７０．７１．７２に転送されることとなる。こ
のように、上記テストヘッド５１〜５５が所定のブロッ
クとして接続され、該ブロック毎のテストヘッド５１〜
５５に試験入力データを入力して制御することとしたの
で、テストヘッド５１〜５５に接続される各種のＤＴＵ
に適合した試験態様とすることができることとなる。

また、上記各ＤＵＴ７０．７１．７２は入力された試験
入力データに基づいて所定の動作を行ない、出力信号を
出力する。ここで、ＤＵＴ７０．７１．７２がロジック
デイバイスである場合には、所定の論理結果が出力信号
としてテストヘッド５１〜５５を介して論理比較制御器
６へ出力される。上記ＤＵＴ７０．７１．７２がメモリ
デイバイスである場合には試験入力データによりデータ
の書込み、読出し、消去等の結果が出力信号として出力
される。

上記論理比較制御６は上記出力信号をパターン発生器４
から出力される期待値パターンと比較してＤＴＵ７０．
７１．７２の適否を判断できることとなる。

上記のＤＴＵの接続態様（組合せＮｏ、３）の外に、第
４図に示すような組合せＮ０９１．２．４．５の任意の
組合せを選択することができ、この選択に対応してＦＴ
Ｕコントローラ１から制御信号が出力され、上記組合せ
Ｎ００３と同様に動作する。また、組合せＮｏ、５は全
テストヘッド５１〜５５を統合して使用する場合であり
、ＤＵＴの総ピン数が３２０ビンまで試験を行なうこと
ができる。

なお、上記実施例においてはパターン発生器４から出力
される試験入力データ及び期待値パターンデータを予め
メモリ４３ａ〜４３ｅに格納する構成としたが、ＦＴＵ
コントローラ１の制御に基づいて接続されるＯＵＴの種
類に応じて試験入力データ及び期待値パターンデータを
生成する構成とすることもできる。

〔発明の効果〕

以上のように本発明においては、集積回路を接続する集
積回路接続手段を複数個のピンからなる複数の分割接続
ピンとし、該分割接続ピンをブロック化して複数の少数
ピンの集積回路に接続し、このブロック化した分割接続
ピンに接続される集積回路毎に試験入力データを入力す
るようにしたので、分割接続ピン毎に又は分割接続ピン
の任意の組合せ毎に複数の少数ピンの集積回路を同時接
続できることとなり、多数の集積回路を同時に効率的な
測定・試験を行なうと共に、電気的特性が良好な状態で
有効に測定・試験を行なう効果を有する。

６・・・論理比較制御器 ７．７０．７１．７２・・・ＤＵＴ ４１ａ〜４１ｅ・・・クロックセレクタ４２ａ〜４２ｅ
・・・アドレスカウンタ４３ａ〜４３ｅ・・・メモリ ５１〜５５・・・テストヘッド

【図面の簡単な説明】

第１図は本発明の原理説明図、 第２図は本発明の一実施例回路構成図、第３図はプロー
バの平面図、 第４図はプローバによる試験状態組合せ説明図、第５図
は従来の集積回路試験装置の回路構成図を示す。 １・・・ＦＴＵコントローラ ２・・・個別クロック発生器 ３・・・−括クロック発生器 ４・・・パターン発生器 ５・・・接続ピン

Claims (1)

【特許請求の範囲】
1. 　複数の接続用のピンを有する集積回路の各種特性・機
   能を試験する集積回路試験装置において、上記集積回路
   のピンに接続する複数個のピンで形成される分割接続ピ
   ンを複数有する集積回路接続手段と、該集積回路接続手
   段の各分割接続ピンに対応して設けられ、該各分割接続
   ピンに接続される集積回路の試験入力データ及び該試験
   入力データの期待値パターンデータを出力する複数のパ
   ターン出力手段と、上記集積回路接続手段に接続される
   集積回路の接続状態に応じてパターン出力手段に対して
   制御信号を発生する制御信号発生手段と、上記パターン
   出力手段の期待値パターンデータと上記集積回路接続手
   段を介して出力される集積回路の出力データとを比較演
   算して集積回路の適否を判断する論理比較手段とを備え
   ることを特徴とする集積回路試験装置。