JP2001133518A - 半導体試験装置 - Google Patents
半導体試験装置Info
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
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- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】
【課題】 被測定デバイスの端子数の増加、並列測定数
の増加に伴う回路規模の増大を防ぎ、小型かつ低消費電
力な半導体試験装置を実現する。 【解決手段】 複数の半導体デバイスを同時に測定可能
な半導体試験装置において、テスタＣＰＵ上で実行され
るソフトウェアが、試験終了後に合否判定結果を取得す
るためのＩＮ命令を、試験中に実行することによってコ
ンパレータ部１０からＤＵＴ単位の合否判定結果を取得
する。そして、この合否判定結果からオア回路２１はＤ
ＵＴ単位有効ＦＡＩＬ信号Ａ１を生成し、アンド回路２
２によって測定モード対応ＦＡＩＬＡＮＤ信号Ａ２が生
成される。そして、セレクト回路２３が測定モードに応
じて選択し出力するものであって、全測定対象デバイス
が不合格であることを示すＦＡＩＬＡＮＤ信号によっ
て、パターン強制終了回路３１が試験終了前に試験デー
タの発生を中止し、試験を強制的に終了させる。
の増加に伴う回路規模の増大を防ぎ、小型かつ低消費電
力な半導体試験装置を実現する。 【解決手段】 複数の半導体デバイスを同時に測定可能
な半導体試験装置において、テスタＣＰＵ上で実行され
るソフトウェアが、試験終了後に合否判定結果を取得す
るためのＩＮ命令を、試験中に実行することによってコ
ンパレータ部１０からＤＵＴ単位の合否判定結果を取得
する。そして、この合否判定結果からオア回路２１はＤ
ＵＴ単位有効ＦＡＩＬ信号Ａ１を生成し、アンド回路２
２によって測定モード対応ＦＡＩＬＡＮＤ信号Ａ２が生
成される。そして、セレクト回路２３が測定モードに応
じて選択し出力するものであって、全測定対象デバイス
が不合格であることを示すＦＡＩＬＡＮＤ信号によっ
て、パターン強制終了回路３１が試験終了前に試験デー
タの発生を中止し、試験を強制的に終了させる。
Description
【０００１】
【発明の属する技術分野】本発明は、複数の半導体デバ
イスを同時に効率よく測定できる半導体試験装置に関す
る。
イスを同時に効率よく測定できる半導体試験装置に関す
る。
【０００２】
【従来の技術】半導体デバイスの試験の一つであるファ
ンクションテストは、テストパターンデータ（以下、テ
ストパターンと称する）を発生させて被測定デバイスに
入力し、その被測定デバイスからの出力を期待値と比較
して合否（ＰＡＳＳ／ＦＡＩＬ）判定を行うことが一般
的である。そして、複数の半導体デバイスを同時に測定
できる半導体試験装置においては、ファンクションテス
トの実行時間を削減するために全ての被測定デバイスが
ＦＡＩＬとなった場合に、強制的に試験を終了させる。
そのために、従来の半導体試験装置は図４に示すような
コンパレータ部１１０及びＦＡＩＬＡＮＤ信号発生回路
１２０を備えていた。図４は被測定デバイス（ＤＵＴ；
Device Under Test）の並列測定数ｎが１、２、４、８
個である４種類の測定モードを実現する場合について示
している。ここで、並列測定数が８個の場合を測定モー
ド１、４個の場合を測定モード２、２個の場合を測定モ
ード３、１個の場合を測定モード４とする。さらに、図
４においては、並列測定数ｎ＝８の測定モード１で測定
する場合について示す。図４において、コンパレータ部
１１０はｐ個のコンパレータ回路１１０−１〜１１０−
ｐを備える。また、ｍはＤＵＴの並列測定数ｎにより異
なるＤＵＴ１個当たりの測定端子（ＰＩＮ）数であり、
ｎ×ｍはｐ以下の値である。ここでは測定モード１（並
列測定数ｎ＝８）の場合でのＤＵＴのＰＩＮ数ｍであ
る。そして、並列測定数ｎ＝８に応じて、コンパレータ
回路１１０−１〜１１０−ｐは１ＤＵＴ当たりにｍ個が
使用されて、８個のＤＵＴの各ＰＩＮ出力波形と期待値
とを比較しＰＡＳＳ／ＦＡＩＬが判定される。
ンクションテストは、テストパターンデータ（以下、テ
ストパターンと称する）を発生させて被測定デバイスに
入力し、その被測定デバイスからの出力を期待値と比較
して合否（ＰＡＳＳ／ＦＡＩＬ）判定を行うことが一般
的である。そして、複数の半導体デバイスを同時に測定
できる半導体試験装置においては、ファンクションテス
トの実行時間を削減するために全ての被測定デバイスが
ＦＡＩＬとなった場合に、強制的に試験を終了させる。
そのために、従来の半導体試験装置は図４に示すような
コンパレータ部１１０及びＦＡＩＬＡＮＤ信号発生回路
１２０を備えていた。図４は被測定デバイス（ＤＵＴ；
Device Under Test）の並列測定数ｎが１、２、４、８
個である４種類の測定モードを実現する場合について示
している。ここで、並列測定数が８個の場合を測定モー
ド１、４個の場合を測定モード２、２個の場合を測定モ
ード３、１個の場合を測定モード４とする。さらに、図
４においては、並列測定数ｎ＝８の測定モード１で測定
する場合について示す。図４において、コンパレータ部
１１０はｐ個のコンパレータ回路１１０−１〜１１０−
ｐを備える。また、ｍはＤＵＴの並列測定数ｎにより異
なるＤＵＴ１個当たりの測定端子（ＰＩＮ）数であり、
ｎ×ｍはｐ以下の値である。ここでは測定モード１（並
列測定数ｎ＝８）の場合でのＤＵＴのＰＩＮ数ｍであ
る。そして、並列測定数ｎ＝８に応じて、コンパレータ
回路１１０−１〜１１０−ｐは１ＤＵＴ当たりにｍ個が
使用されて、８個のＤＵＴの各ＰＩＮ出力波形と期待値
とを比較しＰＡＳＳ／ＦＡＩＬが判定される。
【０００３】また、各コンパレータ回路１１０−１〜１
１０−ｐには、図示されていないＦＡＩＬ情報発生回路
がそれぞれ具備されている。このＦＡＩＬ情報発生回路
は、各ＤＵＴの各ＰＩＮ出力波形と期待値とを比較し、
ＰＡＳＳ／ＦＡＩＬ判定結果をＰＩＮ単位ＦＡＩＬ信号
Ｃ１−１〜Ｃ１−ｍ、、Ｃ１−（７ｍ＋１）〜Ｃ１−８
ｍとして出力する。そして、このＰＩＮ単位ＦＡＩＬ信
号Ｃ１−１〜Ｃ１−ｍ、、Ｃ１−（７ｍ＋１）〜Ｃ１−
８ｍはＦＡＩＬＡＮＤ信号発生回路１２０によってＦＡ
ＩＬＡＮＤ信号を発生するために用いられる。一方、こ
れとは別に、図示されていないテスタＣＰＵ（中央処理
装置）上にて実行されるソフトウェアは、ファンクショ
ンテスト終了後に、ＤＵＴ単位のＰＡＳＳ／ＦＡＩＬ判
定結果をコンパレータ部１１０からデータバスＢ１を介
してリードすることが可能である。これは、ソフトウェ
アがＤＵＴ単位のＰＡＳＳ／ＦＡＩＬ判定結果をリード
するためのＩＮ命令を実行することによって実現され
る。さて、ＦＡＩＬＡＮＤ信号発生回路１２０は各測定
モード毎のＤＵＴ単位ＦＡＩＬ信号Ｃ２を生成すべく、
マザーボード１２１及び測定モードに応じたオア回路１
２２−１〜１２２−４を備えていた。マザーボード１２
１はｐ本のＰＩＮ単位ＦＡＩＬ信号Ｃ１−１〜Ｃ１−ｐ
全てを各オア回路１２２−１〜１２２−４ヘ分配する。
そして、各オア回路１２２−１〜１２２−４は、それぞ
れの測定モードに応じてＰＩＮ単位ＦＡＩＬ信号Ｃ１−
１〜Ｃ１−ｐから各ＤＵＴ毎に全ＰＩＮ分をオアして、
測定モード毎に各ＤＵＴ単位ＦＡＩＬ信号Ｃ２を生成す
る。図５は測定モード１のＤＵＴ単位のＦＡＩＬ信号Ｃ
２−１−１〜Ｃ２−１−８を生成するオア回路１２２−
１の回路図である。この回路において、８個のＤＵＴ毎
にそのＰＩＮ単位ＦＡＩＬ信号Ｃ１−１〜Ｃ１−ｍ、、
Ｃ１−（７ｍ＋１）〜Ｃ１−８ｍがオアされてＤＵＴ単
位のＦＡＩＬ信号Ｃ２−１−１〜Ｃ２−１−８が出力さ
れる。
１０−ｐには、図示されていないＦＡＩＬ情報発生回路
がそれぞれ具備されている。このＦＡＩＬ情報発生回路
は、各ＤＵＴの各ＰＩＮ出力波形と期待値とを比較し、
ＰＡＳＳ／ＦＡＩＬ判定結果をＰＩＮ単位ＦＡＩＬ信号
Ｃ１−１〜Ｃ１−ｍ、、Ｃ１−（７ｍ＋１）〜Ｃ１−８
ｍとして出力する。そして、このＰＩＮ単位ＦＡＩＬ信
号Ｃ１−１〜Ｃ１−ｍ、、Ｃ１−（７ｍ＋１）〜Ｃ１−
８ｍはＦＡＩＬＡＮＤ信号発生回路１２０によってＦＡ
ＩＬＡＮＤ信号を発生するために用いられる。一方、こ
れとは別に、図示されていないテスタＣＰＵ（中央処理
装置）上にて実行されるソフトウェアは、ファンクショ
ンテスト終了後に、ＤＵＴ単位のＰＡＳＳ／ＦＡＩＬ判
定結果をコンパレータ部１１０からデータバスＢ１を介
してリードすることが可能である。これは、ソフトウェ
アがＤＵＴ単位のＰＡＳＳ／ＦＡＩＬ判定結果をリード
するためのＩＮ命令を実行することによって実現され
る。さて、ＦＡＩＬＡＮＤ信号発生回路１２０は各測定
モード毎のＤＵＴ単位ＦＡＩＬ信号Ｃ２を生成すべく、
マザーボード１２１及び測定モードに応じたオア回路１
２２−１〜１２２−４を備えていた。マザーボード１２
１はｐ本のＰＩＮ単位ＦＡＩＬ信号Ｃ１−１〜Ｃ１−ｐ
全てを各オア回路１２２−１〜１２２−４ヘ分配する。
そして、各オア回路１２２−１〜１２２−４は、それぞ
れの測定モードに応じてＰＩＮ単位ＦＡＩＬ信号Ｃ１−
１〜Ｃ１−ｐから各ＤＵＴ毎に全ＰＩＮ分をオアして、
測定モード毎に各ＤＵＴ単位ＦＡＩＬ信号Ｃ２を生成す
る。図５は測定モード１のＤＵＴ単位のＦＡＩＬ信号Ｃ
２−１−１〜Ｃ２−１−８を生成するオア回路１２２−
１の回路図である。この回路において、８個のＤＵＴ毎
にそのＰＩＮ単位ＦＡＩＬ信号Ｃ１−１〜Ｃ１−ｍ、、
Ｃ１−（７ｍ＋１）〜Ｃ１−８ｍがオアされてＤＵＴ単
位のＦＡＩＬ信号Ｃ２−１−１〜Ｃ２−１−８が出力さ
れる。
【０００４】図６はオア回路２２１に具備されて、ＦＡ
ＩＬ信号Ｃ２−１−１〜Ｃ２−１−８から測定モード１
のＤＵＴ単位の有効なＦＡＩＬ信号８Ａ〜８Ｈを生成す
る回路の構成を示している。この回路において、ＦＡＩ
Ｌ信号Ｃ２−１−１〜Ｃ２−１−８は、各々のＰＡＳＳ
／ＦＡＩＬ判定結果が有効か否かを示すＤＵＴ非選択信
号ＤＵＴ１Ｎ〜ＤＵＴ８Ｎとオアされる。このＤＵＴ非
選択信号ＤＵＴ１Ｎ〜ＤＵＴ８Ｎは、「１」が各ＤＵＴ
が測定対象ＤＵＴでないことを示し、「０」が測定対象
ＤＵＴであることを示す。即ち、測定対象ＤＵＴでない
場合はＰＡＳＳ／ＦＡＩＬ判定結果が無効として強制的
にＦＡＩＬ「１」とし、測定対象ＤＵＴである場合はＰ
ＡＳＳ／ＦＡＩＬ判定結果をそのまま有効とする。この
ようにして、測定モード１のＤＵＴ単位の有効なＦＡＩ
Ｌ信号８Ａ〜８Ｈは生成されていた。なお、オア回路２
２１には測定モード１と同様に、測定モード２〜４のＤ
ＵＴ単位の有効なＦＡＩＬ信号を生成する回路が具備さ
れている。また、上述した測定モード１と同様な、測定
モード２〜４に応じたオア回路１２２−２〜１２２−４
がＦＡＩＬＡＮＤ信号発生回路１２０に具備される。
ＩＬ信号Ｃ２−１−１〜Ｃ２−１−８から測定モード１
のＤＵＴ単位の有効なＦＡＩＬ信号８Ａ〜８Ｈを生成す
る回路の構成を示している。この回路において、ＦＡＩ
Ｌ信号Ｃ２−１−１〜Ｃ２−１−８は、各々のＰＡＳＳ
／ＦＡＩＬ判定結果が有効か否かを示すＤＵＴ非選択信
号ＤＵＴ１Ｎ〜ＤＵＴ８Ｎとオアされる。このＤＵＴ非
選択信号ＤＵＴ１Ｎ〜ＤＵＴ８Ｎは、「１」が各ＤＵＴ
が測定対象ＤＵＴでないことを示し、「０」が測定対象
ＤＵＴであることを示す。即ち、測定対象ＤＵＴでない
場合はＰＡＳＳ／ＦＡＩＬ判定結果が無効として強制的
にＦＡＩＬ「１」とし、測定対象ＤＵＴである場合はＰ
ＡＳＳ／ＦＡＩＬ判定結果をそのまま有効とする。この
ようにして、測定モード１のＤＵＴ単位の有効なＦＡＩ
Ｌ信号８Ａ〜８Ｈは生成されていた。なお、オア回路２
２１には測定モード１と同様に、測定モード２〜４のＤ
ＵＴ単位の有効なＦＡＩＬ信号を生成する回路が具備さ
れている。また、上述した測定モード１と同様な、測定
モード２〜４に応じたオア回路１２２−２〜１２２−４
がＦＡＩＬＡＮＤ信号発生回路１２０に具備される。
【０００５】
【発明が解決しようとする課題】しかしながら、上述し
た従来の半導体試験装置では、複数のコンパレータ回路
１１０−１〜１１０−ｐに具備されるＦＡＩＬＡＮＤ信
号発生だけに必要なＦＡＩＬ情報発生回路、及びコンパ
レータ部１１０から出力された複数のＰＩＮ単位ＦＡＩ
Ｌ信号Ｃ１をオア回路１２２−１〜１２２−４に分配す
る多量の配線を有するマザーボード１２１、そして並列
測定数に応じて測定モード数分のＤＵＴ単位ＦＡＩＬ信
号Ｃ２を生成するオア回路１２２−１〜１２２−４、こ
れらの回路規模が非常に大きいという問題点が有った。
また、今後の被測定デバイスの端子数の増加、並列測定
数の増加に伴いさらなる回路規模の増大が考えられる。
そして、回路規模の増大は消費電力の増加をもたらすと
いう問題も兼ね備えている。本発明は、このような事情
を考慮してなされたもので、その目的は被測定デバイス
の端子数の増加、並列測定数の増加に伴う回路規模の増
大を防ぎ、小型かつ低消費電力な半導体試験装置を提供
することにある。
た従来の半導体試験装置では、複数のコンパレータ回路
１１０−１〜１１０−ｐに具備されるＦＡＩＬＡＮＤ信
号発生だけに必要なＦＡＩＬ情報発生回路、及びコンパ
レータ部１１０から出力された複数のＰＩＮ単位ＦＡＩ
Ｌ信号Ｃ１をオア回路１２２−１〜１２２−４に分配す
る多量の配線を有するマザーボード１２１、そして並列
測定数に応じて測定モード数分のＤＵＴ単位ＦＡＩＬ信
号Ｃ２を生成するオア回路１２２−１〜１２２−４、こ
れらの回路規模が非常に大きいという問題点が有った。
また、今後の被測定デバイスの端子数の増加、並列測定
数の増加に伴いさらなる回路規模の増大が考えられる。
そして、回路規模の増大は消費電力の増加をもたらすと
いう問題も兼ね備えている。本発明は、このような事情
を考慮してなされたもので、その目的は被測定デバイス
の端子数の増加、並列測定数の増加に伴う回路規模の増
大を防ぎ、小型かつ低消費電力な半導体試験装置を提供
することにある。
【０００６】
【課題を解決するための手段】上記の課題を解決するた
めに、請求項１に記載の発明は、複数の半導体デバイス
を同時に測定可能な半導体試験装置において、試験の実
行途中において被測定デバイス単位の合否判定結果をソ
フトウェアによって取得する合否判定結果取得手段と、
該取得された合否判定結果から全ての測定対象デバイス
が不合格であると判定した場合には、実行中の該試験を
強制的に終了させる試験強制終了制御手段とを具備して
なるものである。請求項２に記載の発明は、請求項１に
記載の発明において、前記合否判定結果取得手段は、試
験終了後に合否判定結果を取得するためのＩＮ命令を、
該試験中に前記ソフトウェアが実行して該合否判定結果
を取得することを特徴とする。
めに、請求項１に記載の発明は、複数の半導体デバイス
を同時に測定可能な半導体試験装置において、試験の実
行途中において被測定デバイス単位の合否判定結果をソ
フトウェアによって取得する合否判定結果取得手段と、
該取得された合否判定結果から全ての測定対象デバイス
が不合格であると判定した場合には、実行中の該試験を
強制的に終了させる試験強制終了制御手段とを具備して
なるものである。請求項２に記載の発明は、請求項１に
記載の発明において、前記合否判定結果取得手段は、試
験終了後に合否判定結果を取得するためのＩＮ命令を、
該試験中に前記ソフトウェアが実行して該合否判定結果
を取得することを特徴とする。
【０００７】請求項３に記載の発明は、請求項２に記載
の発明において、前記合否判定結果取得手段は、試験中
に前記ソフトウェアが前記ＩＮ命令を実行する時には、
該試験を一時停止することを特徴とする。請求項４に記
載の発明は、請求項１乃至請求項３のいずれかの項に記
載の発明において、前記試験強制終了制御手段は、前記
取得された合否判定結果から全ての測定対象デバイスが
不合格であることを示すＦＡＩＬＡＮＤ信号を生成する
ＦＡＩＬＡＮＤ信号発生回路と、前記ＦＡＩＬＡＮＤ信
号によって、試験中に該試験データの発生を中止し、該
試験を強制的に終了させるパターン強制終了回路とを具
備することを特徴とする。
の発明において、前記合否判定結果取得手段は、試験中
に前記ソフトウェアが前記ＩＮ命令を実行する時には、
該試験を一時停止することを特徴とする。請求項４に記
載の発明は、請求項１乃至請求項３のいずれかの項に記
載の発明において、前記試験強制終了制御手段は、前記
取得された合否判定結果から全ての測定対象デバイスが
不合格であることを示すＦＡＩＬＡＮＤ信号を生成する
ＦＡＩＬＡＮＤ信号発生回路と、前記ＦＡＩＬＡＮＤ信
号によって、試験中に該試験データの発生を中止し、該
試験を強制的に終了させるパターン強制終了回路とを具
備することを特徴とする。
【０００８】請求項５に記載の発明は、請求項４に記載
の発明において、前記ＦＡＩＬＡＮＤ信号発生回路は、
測定対象デバイスであるか否かを示すデバイス選択情報
と、測定される半導体デバイス数を示す測定数ｎ（ｎ；
１以上の整数）とに応じて前記ＦＡＩＬＡＮＤ信号を生
成することを特徴とする。請求項６に記載の発明は、請
求項５に記載の発明において、前記ＦＡＩＬＡＮＤ信号
発生回路は、前記測定数ｎの種類に応じた複数の前記Ｆ
ＡＩＬＡＮＤ信号を生成する論理回路と、該複数の前記
ＦＡＩＬＡＮＤ信号から該試験中の前記測定数ｎに対応
する該ＦＡＩＬＡＮＤ信号を選択する選択回路とを具備
することを特徴とする。請求項７に記載の発明は、請求
項５または請求項６に記載の発明において、前記測定数
ｎは、２のべき乗数であることを特徴とする。
の発明において、前記ＦＡＩＬＡＮＤ信号発生回路は、
測定対象デバイスであるか否かを示すデバイス選択情報
と、測定される半導体デバイス数を示す測定数ｎ（ｎ；
１以上の整数）とに応じて前記ＦＡＩＬＡＮＤ信号を生
成することを特徴とする。請求項６に記載の発明は、請
求項５に記載の発明において、前記ＦＡＩＬＡＮＤ信号
発生回路は、前記測定数ｎの種類に応じた複数の前記Ｆ
ＡＩＬＡＮＤ信号を生成する論理回路と、該複数の前記
ＦＡＩＬＡＮＤ信号から該試験中の前記測定数ｎに対応
する該ＦＡＩＬＡＮＤ信号を選択する選択回路とを具備
することを特徴とする。請求項７に記載の発明は、請求
項５または請求項６に記載の発明において、前記測定数
ｎは、２のべき乗数であることを特徴とする。
【０００９】
【発明の実施の形態】以下、図面を参照し、本発明の一
実施形態について説明する。図１は本発明の一実施形態
による半導体試験装置の構成を示すブロック図である。
この図において、コンパレータ部１０は図４に示される
従来の半導体試験装置のコンパレータ部１１０と同様
に、ｐ個のコンパレータ回路１０−１〜１０−ｐを備え
る。また、ｍは被測定デバイス（ＤＵＴ；Device Under
Test）の並列測定数ｎにより異なるＤＵＴ１個当たり
の測定端子（ＰＩＮ）数であり、ｎ×ｍはｐ以下の値で
ある。そして、並列測定数ｎに応じて、コンパレータ回
路１０−１〜１０−ｐは１ＤＵＴ当たりにｍ個が使用さ
れて、各ＤＵＴの各ＰＩＮ出力波形と期待値とを比較し
ＰＡＳＳ／ＦＡＩＬが判定される。ただし、このコンパ
レータ回路１０−１〜１０−ｐには、従来のように、Ｐ
ＩＮ単位ＦＡＩＬ信号Ｃ１を発生するＦＡＩＬ情報発生
回路は具備されない。また、ＦＡＩＬＡＮＤ信号発生回
路２０においては、従来のＦＡＩＬＡＮＤ信号発生回路
１２０が具備していたマザーボード１２１及びオア回路
１２２−１〜１２２−４が具備されない。そして、各コ
ンパレータ回路１０−１〜１０−ｐ及びオア回路２１は
データバスＢ１を介して、図示されていないテスタＣＰ
Ｕと接続される。オア回路２１の出力はアンド回路２２
に接続され、さらにアンド回路２２の出力がセレクト回
路２３に接続される。そして、セレクト回路２３の出力
であるＦＡＩＬＡＮＤ信号Ａ３が、テストパターンを発
生するパターン発生器３０のパターン強制終了回路３１
に入力される。
実施形態について説明する。図１は本発明の一実施形態
による半導体試験装置の構成を示すブロック図である。
この図において、コンパレータ部１０は図４に示される
従来の半導体試験装置のコンパレータ部１１０と同様
に、ｐ個のコンパレータ回路１０−１〜１０−ｐを備え
る。また、ｍは被測定デバイス（ＤＵＴ；Device Under
Test）の並列測定数ｎにより異なるＤＵＴ１個当たり
の測定端子（ＰＩＮ）数であり、ｎ×ｍはｐ以下の値で
ある。そして、並列測定数ｎに応じて、コンパレータ回
路１０−１〜１０−ｐは１ＤＵＴ当たりにｍ個が使用さ
れて、各ＤＵＴの各ＰＩＮ出力波形と期待値とを比較し
ＰＡＳＳ／ＦＡＩＬが判定される。ただし、このコンパ
レータ回路１０−１〜１０−ｐには、従来のように、Ｐ
ＩＮ単位ＦＡＩＬ信号Ｃ１を発生するＦＡＩＬ情報発生
回路は具備されない。また、ＦＡＩＬＡＮＤ信号発生回
路２０においては、従来のＦＡＩＬＡＮＤ信号発生回路
１２０が具備していたマザーボード１２１及びオア回路
１２２−１〜１２２−４が具備されない。そして、各コ
ンパレータ回路１０−１〜１０−ｐ及びオア回路２１は
データバスＢ１を介して、図示されていないテスタＣＰ
Ｕと接続される。オア回路２１の出力はアンド回路２２
に接続され、さらにアンド回路２２の出力がセレクト回
路２３に接続される。そして、セレクト回路２３の出力
であるＦＡＩＬＡＮＤ信号Ａ３が、テストパターンを発
生するパターン発生器３０のパターン強制終了回路３１
に入力される。
【００１０】次に、上述した実施形態において、例え
ば、ＤＵＴの並列測定数ｎが１、２、４、８個である４
種類の測定モードを実現する場合の動作について説明す
る。ここで、並列測定数が８個の場合を測定モード１、
４個の場合を測定モード２、２個の場合を測定モード
３、１個の場合を測定モード４とする。図２は、測定モ
ード１〜４を実現するオア回路２１の回路図である。図
３は、測定モード１〜４を実現するアンド回路２２とセ
レクト回路２３の回路図である。また、図１に示される
データバスＢ１は３２ビットのデータバス信号ＤＡＴＡ
３１〜ＤＡＴＡ０から構成される。初めに、テスタＣＰ
Ｕ上にて実行されるソフトウェアは、ファンクションテ
ストの実行中にデータバスＢ１を介して、コンパレータ
回路１０−１〜１０−ｐから測定モードに応じた並列測
定数であるｎ個のＤＵＴ単位のＰＡＳＳ／ＦＡＩＬ判定
結果をリードする。これは、ファンクションテスト終了
後にＤＵＴ単位のＰＡＳＳ／ＦＡＩＬ判定結果をリード
するためのＩＮ命令を、ファンクションテスト中に実行
することによって実現される。なお、ソフトウェアがフ
ァンクションテスト中にＩＮ命令を実行する時には、テ
ストパターンの発生を一時停止することによって、確定
したＤＵＴ単位のＰＡＳＳ／ＦＡＩＬ判定結果がリード
されるようにしている。
ば、ＤＵＴの並列測定数ｎが１、２、４、８個である４
種類の測定モードを実現する場合の動作について説明す
る。ここで、並列測定数が８個の場合を測定モード１、
４個の場合を測定モード２、２個の場合を測定モード
３、１個の場合を測定モード４とする。図２は、測定モ
ード１〜４を実現するオア回路２１の回路図である。図
３は、測定モード１〜４を実現するアンド回路２２とセ
レクト回路２３の回路図である。また、図１に示される
データバスＢ１は３２ビットのデータバス信号ＤＡＴＡ
３１〜ＤＡＴＡ０から構成される。初めに、テスタＣＰ
Ｕ上にて実行されるソフトウェアは、ファンクションテ
ストの実行中にデータバスＢ１を介して、コンパレータ
回路１０−１〜１０−ｐから測定モードに応じた並列測
定数であるｎ個のＤＵＴ単位のＰＡＳＳ／ＦＡＩＬ判定
結果をリードする。これは、ファンクションテスト終了
後にＤＵＴ単位のＰＡＳＳ／ＦＡＩＬ判定結果をリード
するためのＩＮ命令を、ファンクションテスト中に実行
することによって実現される。なお、ソフトウェアがフ
ァンクションテスト中にＩＮ命令を実行する時には、テ
ストパターンの発生を一時停止することによって、確定
したＤＵＴ単位のＰＡＳＳ／ＦＡＩＬ判定結果がリード
されるようにしている。
【００１１】次いでソフトウェアは、リードしたｎ個の
ＤＵＴ単位のＰＡＳＳ／ＦＡＩＬ判定結果を、測定モー
ドに応じたデータ列に編集し、データバスＢ１を介して
オア回路２１へ出力する。ここで、測定モードに応じた
データ列とは以下に示すものである。測定モード１（ｎ
＝８）の場合は、８個のＤＵＴのＰＡＳＳ／ＦＡＩＬ判
定結果をそれぞれＲＤＵＴ１〜８とすると、ＤＡＴＡ３
１＝ＲＤＵＴ１、ＤＡＴＡ３０＝ＲＤＵＴ２、ＤＡＴＡ
２９＝ＲＤＵＴ３、ＤＡＴＡ２８＝ＲＤＵＴ４、ＤＡＴ
Ａ２７＝ＲＤＵＴ５、ＤＡＴＡ２６＝ＲＤＵＴ６、ＤＡ
ＴＡ２５＝ＲＤＵＴ５、ＤＡＴＡ２４＝ＲＤＵＴ８、で
ある。測定モード２（ｎ＝４）の場合は、４個のＤＵＴ
のＰＡＳＳ／ＦＡＩＬ判定結果をそれぞれＲＤＵＴ１〜
４とすると、ＤＡＴＡ３１＝ＤＡＴＡ３０＝ＲＤＵＴ
１、ＤＡＴＡ２９＝ＤＡＴＡ２８＝ＲＤＵＴ２、ＤＡＴ
Ａ２７＝ＤＡＴＡ２６＝ＲＤＵＴ３、ＤＡＴＡ２５＝Ｄ
ＡＴＡ２４＝ＲＤＵＴ４、である。測定モード３（ｎ＝
２）の場合は、２個のＤＵＴのＰＡＳＳ／ＦＡＩＬ判定
結果をそれぞれＲＤＵＴ１〜２とすると、ＤＡＴＡ３１
＝ＤＡＴＡ３０＝ＤＡＴＡ２９＝ＤＡＴＡ２８＝ＲＤＵ
Ｔ１、ＤＡＴＡ２７＝ＤＡＴＡ２６＝ＤＡＴＡ２５＝Ｄ
ＡＴＡ２４＝ＲＤＵＴ２、である。測定モード４（ｎ＝
１）の場合は、１個のＤＵＴのＰＡＳＳ／ＦＡＩＬ判定
結果をＲＤＵＴ１とすると、ＤＡＴＡ３１＝ＤＡＴＡ３
０＝ＤＡＴＡ２９＝ＤＡＴＡ２８＝ＤＡＴＡ２７＝ＤＡ
ＴＡ２６＝ＤＡＴＡ２５＝ＤＡＴＡ２４＝ＲＤＵＴ１、
である。なお、ＰＡＳＳ／ＦＡＩＬ判定結果ＲＤＵＴ１
〜８は、「１」がＦＡＩＬ、「０」がＰＡＳＳを示す。
ＤＵＴ単位のＰＡＳＳ／ＦＡＩＬ判定結果を、測定モー
ドに応じたデータ列に編集し、データバスＢ１を介して
オア回路２１へ出力する。ここで、測定モードに応じた
データ列とは以下に示すものである。測定モード１（ｎ
＝８）の場合は、８個のＤＵＴのＰＡＳＳ／ＦＡＩＬ判
定結果をそれぞれＲＤＵＴ１〜８とすると、ＤＡＴＡ３
１＝ＲＤＵＴ１、ＤＡＴＡ３０＝ＲＤＵＴ２、ＤＡＴＡ
２９＝ＲＤＵＴ３、ＤＡＴＡ２８＝ＲＤＵＴ４、ＤＡＴ
Ａ２７＝ＲＤＵＴ５、ＤＡＴＡ２６＝ＲＤＵＴ６、ＤＡ
ＴＡ２５＝ＲＤＵＴ５、ＤＡＴＡ２４＝ＲＤＵＴ８、で
ある。測定モード２（ｎ＝４）の場合は、４個のＤＵＴ
のＰＡＳＳ／ＦＡＩＬ判定結果をそれぞれＲＤＵＴ１〜
４とすると、ＤＡＴＡ３１＝ＤＡＴＡ３０＝ＲＤＵＴ
１、ＤＡＴＡ２９＝ＤＡＴＡ２８＝ＲＤＵＴ２、ＤＡＴ
Ａ２７＝ＤＡＴＡ２６＝ＲＤＵＴ３、ＤＡＴＡ２５＝Ｄ
ＡＴＡ２４＝ＲＤＵＴ４、である。測定モード３（ｎ＝
２）の場合は、２個のＤＵＴのＰＡＳＳ／ＦＡＩＬ判定
結果をそれぞれＲＤＵＴ１〜２とすると、ＤＡＴＡ３１
＝ＤＡＴＡ３０＝ＤＡＴＡ２９＝ＤＡＴＡ２８＝ＲＤＵ
Ｔ１、ＤＡＴＡ２７＝ＤＡＴＡ２６＝ＤＡＴＡ２５＝Ｄ
ＡＴＡ２４＝ＲＤＵＴ２、である。測定モード４（ｎ＝
１）の場合は、１個のＤＵＴのＰＡＳＳ／ＦＡＩＬ判定
結果をＲＤＵＴ１とすると、ＤＡＴＡ３１＝ＤＡＴＡ３
０＝ＤＡＴＡ２９＝ＤＡＴＡ２８＝ＤＡＴＡ２７＝ＤＡ
ＴＡ２６＝ＤＡＴＡ２５＝ＤＡＴＡ２４＝ＲＤＵＴ１、
である。なお、ＰＡＳＳ／ＦＡＩＬ判定結果ＲＤＵＴ１
〜８は、「１」がＦＡＩＬ、「０」がＰＡＳＳを示す。
【００１２】次いで、オア回路２１は、図２に示される
回路であって、データバスＢ１のデータバス信号ＤＡＴ
Ａ３１〜ＤＡＴＡ２４と、それぞれのＰＡＳＳ／ＦＡＩ
Ｌ判定結果が有効か否かを示すＤＵＴ非選択信号ＤＵＴ
１Ｎ〜ＤＵＴ８Ｎとがオアされる。このＤＵＴ非選択信
号ＤＵＴ１Ｎ〜ＤＵＴ８Ｎは、「１」が各ＤＵＴが測定
対象ＤＵＴでないことを示し、「０」が測定対象ＤＵＴ
であることを示す。即ち、測定対象ＤＵＴでない場合は
ＰＡＳＳ／ＦＡＩＬ判定結果が無効として強制的にＦＡ
ＩＬ「１」とし、測定対象ＤＵＴである場合はＰＡＳＳ
／ＦＡＩＬ判定結果をそのまま有効とする。なお、ＤＵ
Ｔ非選択信号ＤＵＴ１Ｎ〜ＤＵＴ８Ｎは測定モードに応
じて以下に示す関係となっている。
回路であって、データバスＢ１のデータバス信号ＤＡＴ
Ａ３１〜ＤＡＴＡ２４と、それぞれのＰＡＳＳ／ＦＡＩ
Ｌ判定結果が有効か否かを示すＤＵＴ非選択信号ＤＵＴ
１Ｎ〜ＤＵＴ８Ｎとがオアされる。このＤＵＴ非選択信
号ＤＵＴ１Ｎ〜ＤＵＴ８Ｎは、「１」が各ＤＵＴが測定
対象ＤＵＴでないことを示し、「０」が測定対象ＤＵＴ
であることを示す。即ち、測定対象ＤＵＴでない場合は
ＰＡＳＳ／ＦＡＩＬ判定結果が無効として強制的にＦＡ
ＩＬ「１」とし、測定対象ＤＵＴである場合はＰＡＳＳ
／ＦＡＩＬ判定結果をそのまま有効とする。なお、ＤＵ
Ｔ非選択信号ＤＵＴ１Ｎ〜ＤＵＴ８Ｎは測定モードに応
じて以下に示す関係となっている。
【００１３】測定モード１（ｎ＝８）の場合は、ＤＵＴ
１Ｎ〜ＤＵＴ８Ｎがそのまま８個のＤＵＴのＤＵＴ非選
択信号である。測定モード２（ｎ＝４）の場合は、ＳＤ
ＵＴ１Ｎ〜ＳＤＵＴ４Ｎをそれぞれ４個のＤＵＴのＤＵ
Ｔ非選択信号とすると、ＤＵＴ１Ｎ＝ＤＵＴ２Ｎ＝ＳＤ
ＵＴ１Ｎ、ＤＵＴ３Ｎ＝ＤＵＴ４Ｎ＝ＳＤＵＴ２Ｎ、Ｄ
ＵＴ５Ｎ＝ＤＵＴ６Ｎ＝ＳＤＵＴ３Ｎ、ＤＵＴ７Ｎ＝Ｄ
ＵＴ８Ｎ＝ＳＤＵＴ４Ｎ、である。測定モード３（ｎ＝
２）の場合は、ＳＤＵＴ１Ｎ〜ＳＤＵＴ２Ｎをそれぞれ
２個のＤＵＴのＤＵＴ非選択信号とすると、ＤＵＴ１Ｎ
＝ＤＵＴ２Ｎ＝ＤＵＴ３Ｎ＝ＤＵＴ４Ｎ＝ＳＤＵＴ１
Ｎ、ＤＵＴ５Ｎ＝ＤＵＴ６Ｎ＝ＤＵＴ７Ｎ＝ＤＵＴ８Ｎ
＝ＳＤＵＴ２Ｎ、である。測定モード４（ｎ＝１）の場
合は、ＳＤＵＴ１Ｎを１個のＤＵＴのＤＵＴ非選択信号
とすると、ＤＵＴ１Ｎ＝ＤＵＴ２Ｎ＝ＤＵＴ３Ｎ＝ＤＵ
Ｔ４Ｎ＝ＤＵＴ５Ｎ＝ＤＵＴ６Ｎ＝ＤＵＴ７Ｎ＝ＤＵＴ
８Ｎ＝ＳＤＵＴ１Ｎ、である。
１Ｎ〜ＤＵＴ８Ｎがそのまま８個のＤＵＴのＤＵＴ非選
択信号である。測定モード２（ｎ＝４）の場合は、ＳＤ
ＵＴ１Ｎ〜ＳＤＵＴ４Ｎをそれぞれ４個のＤＵＴのＤＵ
Ｔ非選択信号とすると、ＤＵＴ１Ｎ＝ＤＵＴ２Ｎ＝ＳＤ
ＵＴ１Ｎ、ＤＵＴ３Ｎ＝ＤＵＴ４Ｎ＝ＳＤＵＴ２Ｎ、Ｄ
ＵＴ５Ｎ＝ＤＵＴ６Ｎ＝ＳＤＵＴ３Ｎ、ＤＵＴ７Ｎ＝Ｄ
ＵＴ８Ｎ＝ＳＤＵＴ４Ｎ、である。測定モード３（ｎ＝
２）の場合は、ＳＤＵＴ１Ｎ〜ＳＤＵＴ２Ｎをそれぞれ
２個のＤＵＴのＤＵＴ非選択信号とすると、ＤＵＴ１Ｎ
＝ＤＵＴ２Ｎ＝ＤＵＴ３Ｎ＝ＤＵＴ４Ｎ＝ＳＤＵＴ１
Ｎ、ＤＵＴ５Ｎ＝ＤＵＴ６Ｎ＝ＤＵＴ７Ｎ＝ＤＵＴ８Ｎ
＝ＳＤＵＴ２Ｎ、である。測定モード４（ｎ＝１）の場
合は、ＳＤＵＴ１Ｎを１個のＤＵＴのＤＵＴ非選択信号
とすると、ＤＵＴ１Ｎ＝ＤＵＴ２Ｎ＝ＤＵＴ３Ｎ＝ＤＵ
Ｔ４Ｎ＝ＤＵＴ５Ｎ＝ＤＵＴ６Ｎ＝ＤＵＴ７Ｎ＝ＤＵＴ
８Ｎ＝ＳＤＵＴ１Ｎ、である。
【００１４】そして、ＤＡＴＡ３１〜２４とＤＵＴ１Ｎ
〜８Ｎとが各々オアされて測定モード１のＤＵＴ単位の
有効なＦＡＩＬを示す信号８Ａ〜８Ｈが生成される。さ
らに、信号８Ａと８Ｂ、８Ｃと８Ｄ、８Ｅと８Ｆ、８Ｇ
と８Ｈとが各々オアされて測定モード２のＤＵＴ単位の
有効なＦＡＩＬを示す信号４Ａ〜４Ｄが生成される。さ
らに、信号４Ａと４Ｂ、４Ｃと４Ｄとが各々オアされて
測定モード３のＤＵＴ単位の有効なＦＡＩＬを示す信号
２Ａ〜２Ｂが生成される。さらに、信号２Ａと２Ｂとが
各々オアされて測定モード４のＤＵＴ単位の有効なＦＡ
ＩＬを示す信号８Ａ〜８Ｈ、４Ａ〜４Ｄ、２Ａ〜２Ｂ、
１ＡがＤＵＴ単位有効ＦＡＩＬ信号Ａ１としてアンド回
路２２へ出力される。
〜８Ｎとが各々オアされて測定モード１のＤＵＴ単位の
有効なＦＡＩＬを示す信号８Ａ〜８Ｈが生成される。さ
らに、信号８Ａと８Ｂ、８Ｃと８Ｄ、８Ｅと８Ｆ、８Ｇ
と８Ｈとが各々オアされて測定モード２のＤＵＴ単位の
有効なＦＡＩＬを示す信号４Ａ〜４Ｄが生成される。さ
らに、信号４Ａと４Ｂ、４Ｃと４Ｄとが各々オアされて
測定モード３のＤＵＴ単位の有効なＦＡＩＬを示す信号
２Ａ〜２Ｂが生成される。さらに、信号２Ａと２Ｂとが
各々オアされて測定モード４のＤＵＴ単位の有効なＦＡ
ＩＬを示す信号８Ａ〜８Ｈ、４Ａ〜４Ｄ、２Ａ〜２Ｂ、
１ＡがＤＵＴ単位有効ＦＡＩＬ信号Ａ１としてアンド回
路２２へ出力される。
【００１５】次いで図３においてアンド回路２２は、入
力されるＤＵＴ単位有効ＦＡＩＬ信号Ａ１を各測定モー
ド毎にアンドする。その結果、信号８Ａ〜８Ｈがアンド
されて測定モード１対応ＦＡＩＬＡＮＤ信号Ａ２−１が
生成されセレクト回路２３の入力０に接続される。ま
た、信号４Ａ〜４Ｄがアンドされて測定モード２対応Ｆ
ＡＩＬＡＮＤ信号Ａ２−２が生成されセレクト回路２３
の入力１に接続される。また、信号２Ａ〜２Ｂがアンド
されて測定モード３対応ＦＡＩＬＡＮＤ信号Ａ２−３が
生成されセレクト回路２３の入力２に接続される。信号
１はそのまま測定モード４対応ＦＡＩＬＡＮＤ信号Ａ２
−４としてセレクト回路２３の入力３に接続される。そ
して、セレクト回路２３は測定モード選択信号Ｓ１によ
って、実際に測定されている測定モードのＦＡＩＬＡＮ
Ｄ信号を選択してＦＡＩＬＡＮＤ信号Ａ３を出力する。
このＦＡＩＬＡＮＤ信号Ａ３は、並列に測定されている
有効な被測定デバイスが全てＦＡＩＬであるか否かを示
す。
力されるＤＵＴ単位有効ＦＡＩＬ信号Ａ１を各測定モー
ド毎にアンドする。その結果、信号８Ａ〜８Ｈがアンド
されて測定モード１対応ＦＡＩＬＡＮＤ信号Ａ２−１が
生成されセレクト回路２３の入力０に接続される。ま
た、信号４Ａ〜４Ｄがアンドされて測定モード２対応Ｆ
ＡＩＬＡＮＤ信号Ａ２−２が生成されセレクト回路２３
の入力１に接続される。また、信号２Ａ〜２Ｂがアンド
されて測定モード３対応ＦＡＩＬＡＮＤ信号Ａ２−３が
生成されセレクト回路２３の入力２に接続される。信号
１はそのまま測定モード４対応ＦＡＩＬＡＮＤ信号Ａ２
−４としてセレクト回路２３の入力３に接続される。そ
して、セレクト回路２３は測定モード選択信号Ｓ１によ
って、実際に測定されている測定モードのＦＡＩＬＡＮ
Ｄ信号を選択してＦＡＩＬＡＮＤ信号Ａ３を出力する。
このＦＡＩＬＡＮＤ信号Ａ３は、並列に測定されている
有効な被測定デバイスが全てＦＡＩＬであるか否かを示
す。
【００１６】次いでパターン発生部３０のパターン強制
終了回路３１は、入力されるＦＡＩＬＡＮＤ信号Ａ３が
有効（全ＦＡＩＬ）である場合に、テストパターン発生
を強制的に中止し、ファンクションテストを終了させ
る。なお、上述した実施形態においては、回路規模の増
大を防ぐために、並列測定数ｎを１、２、４、８という
２のべき乗数としている。なお、上述した実施形態にお
いては、並列測定数ｎを１、２、４、８の４種類とした
が、例えば、１、２、４、８、１６、３２の６種類の測
定モードを具備する構成も同様に実現することができ
る。
終了回路３１は、入力されるＦＡＩＬＡＮＤ信号Ａ３が
有効（全ＦＡＩＬ）である場合に、テストパターン発生
を強制的に中止し、ファンクションテストを終了させ
る。なお、上述した実施形態においては、回路規模の増
大を防ぐために、並列測定数ｎを１、２、４、８という
２のべき乗数としている。なお、上述した実施形態にお
いては、並列測定数ｎを１、２、４、８の４種類とした
が、例えば、１、２、４、８、１６、３２の６種類の測
定モードを具備する構成も同様に実現することができ
る。
【００１７】
【発明の効果】以上説明したように、本発明によれば、
複数の半導体デバイスを同時に測定可能な半導体試験装
置において、試験終了後に合否判定結果を取得するため
のＩＮ命令を、試験中にソフトウェアが実行することに
よって合否判定結果を取得する。そして、この合否判定
結果から生成する全ての測定対象デバイスが不合格であ
ることを示すＦＡＩＬＡＮＤ信号によって、パターン強
制終了回路が試験終了前に試験データの発生を中止し、
試験を強制的に終了させるようにしたので、従来の半導
体試験装置に比して、小型かつ低消費電力な半導体試験
装置を実現することができる。
複数の半導体デバイスを同時に測定可能な半導体試験装
置において、試験終了後に合否判定結果を取得するため
のＩＮ命令を、試験中にソフトウェアが実行することに
よって合否判定結果を取得する。そして、この合否判定
結果から生成する全ての測定対象デバイスが不合格であ
ることを示すＦＡＩＬＡＮＤ信号によって、パターン強
制終了回路が試験終了前に試験データの発生を中止し、
試験を強制的に終了させるようにしたので、従来の半導
体試験装置に比して、小型かつ低消費電力な半導体試験
装置を実現することができる。
【図１】 本発明の一実施形態による半導体試験装置の
構成を示すブロック図である。
構成を示すブロック図である。
【図２】 同実施形態におけるオア回路２１の構成を示
す回路図である。
す回路図である。
【図３】 同実施形態におけるアンド回路２２とセレク
ト回路２３の構成を示す回路図である。
ト回路２３の構成を示す回路図である。
【図４】 従来の半導体試験装置の構成を示すブロック
図である。
図である。
【図５】 図４におけるオア回路１２２−１の構成を示
す回路図である。
す回路図である。
【図６】 図４におけるオア回路２２１の構成の一部を
示す回路図である。
示す回路図である。
１０ コンパレータ部 １０−１〜１０−ｐ コンパレータ回路 ２０ ＦＡＩＬＡＮＤ信号発生回路 ２１ オア回路 ２２ アンド回路 ２３ セレクト回路 ３０ パターン発生部 ３１ パターン強制終了回路
Claims (7)
- 【請求項１】 複数の半導体デバイスを同時に測定可能
な半導体試験装置において、 試験の実行途中において被測定デバイス単位の合否判定
結果をソフトウェアによって取得する合否判定結果取得
手段と、 該取得された合否判定結果から全ての測定対象デバイス
が不合格であると判定した場合には、実行中の該試験を
強制的に終了させる試験強制終了制御手段と、 を具備してなる半導体試験装置。 - 【請求項２】 前記合否判定結果取得手段は、試験終了
後に合否判定結果を取得するためのＩＮ命令を、該試験
中に前記ソフトウェアが実行して該合否判定結果を取得
することを特徴とする請求項１に記載の半導体試験装
置。 - 【請求項３】 前記合否判定結果取得手段は、試験中に
前記ソフトウェアが前記ＩＮ命令を実行する時には、該
試験を一時停止することを特徴とする請求項２に記載の
半導体試験装置。 - 【請求項４】 前記試験強制終了制御手段は、前記取得
された合否判定結果から全ての測定対象デバイスが不合
格であることを示すＦＡＩＬＡＮＤ信号を生成するＦＡ
ＩＬＡＮＤ信号発生回路と、 前記ＦＡＩＬＡＮＤ信号によって、試験中に該試験デー
タの発生を中止し、該試験を強制的に終了させるパター
ン強制終了回路と、 を具備することを特徴とする請求項１乃至請求項３のい
ずれかの項に記載の半導体試験装置。 - 【請求項５】 前記ＦＡＩＬＡＮＤ信号発生回路は、測
定対象デバイスであるか否かを示すデバイス選択情報
と、測定される半導体デバイス数を示す測定数ｎ（ｎ；
１以上の整数）とに応じて前記ＦＡＩＬＡＮＤ信号を生
成することを特徴とする請求項４に記載の半導体試験装
置。 - 【請求項６】 前記ＦＡＩＬＡＮＤ信号発生回路は、前
記測定数ｎの種類に応じた複数の前記ＦＡＩＬＡＮＤ信
号を生成する論理回路と、 該複数の前記ＦＡＩＬＡＮＤ信号から該試験中の前記測
定数ｎに対応する該ＦＡＩＬＡＮＤ信号を選択する選択
回路と、 を具備することを特徴とする請求項５に記載の半導体試
験装置。 - 【請求項７】 前記測定数ｎは、２のべき乗数であるこ
とを特徴とする請求項５または請求項６に記載の半導体
試験装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31025799A JP2001133518A (ja) | 1999-10-29 | 1999-10-29 | 半導体試験装置 |
| KR1020000063443A KR20010040192A (ko) | 1999-10-29 | 2000-10-27 | 반도체 시험장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31025799A JP2001133518A (ja) | 1999-10-29 | 1999-10-29 | 半導体試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001133518A true JP2001133518A (ja) | 2001-05-18 |
Family
ID=18003079
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31025799A Pending JP2001133518A (ja) | 1999-10-29 | 1999-10-29 | 半導体試験装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2001133518A (ja) |
| KR (1) | KR20010040192A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008089457A (ja) * | 2006-10-03 | 2008-04-17 | Yokogawa Electric Corp | 半導体試験装置 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100442696B1 (ko) * | 2001-12-19 | 2004-08-02 | 삼성전자주식회사 | 반도체 메모리 소자의 병렬 테스트 시스템 |
| KR102030385B1 (ko) | 2013-03-07 | 2019-10-10 | 삼성전자주식회사 | 자동 테스트 장비 및 그 제어방법 |
-
1999
- 1999-10-29 JP JP31025799A patent/JP2001133518A/ja active Pending
-
2000
- 2000-10-27 KR KR1020000063443A patent/KR20010040192A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008089457A (ja) * | 2006-10-03 | 2008-04-17 | Yokogawa Electric Corp | 半導体試験装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010040192A (ko) | 2001-05-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20041001 |