KR20220091848A - 이종의 피검사 디바이스를 테스트하는 테스트 시스템 - Google Patents

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Abstract

본 발명은 이종의 반도체 디바이스를 테스트하는 테스트 시스템에 관한 발명으로서, 제1의 하이픽스 보드 및 제2의 하이픽스 보드에 각각 제1의 반도체 디바이스 및 제2의 반도체 디바이스를 실장하고, 호스트 컴퓨터에 제1의 반도체 디바이스 및 제2의 반도체 디바이스에 대한 정보를 제공하는 핸들러를 포함하고, 상기 호스트 컴퓨터는, 제1의 테스트 패턴 발생부에 제공되는 제1의 테스트 명령 신호와 제2의 테스트 패턴 발생부에 제공되는 제2의 테스트 명령 신호를 생성하여 제1의 반도체 디바이스와 제2의 반도체 디바이스가 동시에 테스트되도록 수행할 수 있다.

Description

이종의 피검사 디바이스를 테스트하는 테스트 시스템 {Test system of testing different types of DUTs}
본 문서는 이종의 반도체 디바이스를 테스트하는 테스트 시스템에 관한 것으로, 특히 서로 다른 사양의 반도체 디바이스를 동시에 테스트하는 테스트 시스템에 관련된다.
일반적으로, 반도체 디바이스는 제조 공정 중에 여러 번 테스트 된다. 반도체 디바이스를 성공적으로 테스트하기 위해서, 테스트 장비는 그 디바이스의 동작 환경에 있는 것과 같이 신호를 생성하고 측정하여야 한다.
반도체 디바이스를 테스트하기 위하여 반도체 디바이스가 실장되는 하이픽스 보드, 반도체 디바이스에 테스트 신호를 제공하는 TPG(Test Pattern Generator), 반도체 디바이스를 하이픽스 보드에 로딩 및 언로딩하는 핸들러를 포함하여 구성된다. 반도체 디바이스는 수개에서 수십개가 하이픽스(Hi-fix) 보드에 실장되어 한꺼번에 테스트되고 있는데, 동일한 사양(Specification)을 가지는 수백개에서 수천개의 반도체 디바이스가 하나의 로트(Lot) 단위가 되어 연속적으로 테스트된다. 따라서 동일한 사양의 반도체 디바이스가 하이픽스 보드에 여러 번 실장(로딩)됨에 의해 하나의 로트 단위의 반도체 디바이스의 테스트가 종료되게 된다.
도 1은 반도체 디바이스를 테스트하는 종래의 테스트 시스템을 설명하는 도면이다. 도 1은 출원인이 기존에 개발한 테스트 시스템에 관한 것으로서 도시된 바와 같이, 테스트 시스템(1000)은 호스트 컴퓨터(100), 제1의 하이픽스 보드(200), 제2의 하이픽스 보드(210), 제1의 테스트 패턴 발생부(300), 제2의 테스트 패턴 발생부(310), 핸들러(400)로 구성되어 있다. 제1의 하이픽스 보드(200) 및 제2의 하이픽스 보드(210)는 각각 커넥터(211)가 구비되어 있어 핸들러(400)에 의해 반도체 디바이스(피검사 디바이스, DUT)가 실장되어 테스트가 진행될 수 있다.
도시된 바와 같이, 각각의 하이픽스 보드에는 16개의 커넥터가 구비되어 있고, 그렇다면 동시에 32개의 반도체 디바이스가 테스트될 수 있다. 만일 동일한 사양을 가지는 반도체 디바이스의 하나의 로트 단위가 128개라면 4번의 실장 및 테스트로 테스트가 완성될 수 있다. 그러나 만일 하나의 로트 단위가 112개 라면 4번째 실장 및 테스트는 제1의 하이픽스 보드(200) 및 제2의 하이픽스 보드(210) 중 어느 하나는 비워 두게 되어 테스트를 수행할 수 없게 된다. 도시된 바와 같이, 제2의 하이픽스 보드(210)에는 16개의 반도체 디바이스(DUT)가 실장되어 TPG 9-TPG 16에 의해 테스트 될 수 있지만, 제1의 하이픽스 보드(200)는 반도체 디바이스(DUT)가 실장되지 않고 비워져 있어 TPG 1-TPG 8에 의해 테스트가 진행될 수 없다. 따라서 다른 사양을 가지는 다음 로트는 현재 진행중인 테스트가 끝날 때까지 대기를 하여야 하고 앞선 테스트가 끝나고 나서야 비로서 32개의 반도체 디바이스가 실장되어 동시에 테스트 되어야 한다.
이와 같이 기존의 테스트 시스템은 제1의 하이픽스 보드(200), 제2의 하이픽스 보드(210)에 각각 서로 다른 사양의 반도체 디바이스를 동시에 테스트할 수 있는 기능이 존재하지 아니하여 전체 테스트 시간이 지연되는 문제를 초래하여 생산성이 감소되었다.
도 2는 전체 테스트 시간이 지연되는 타임 차트를 설명하는 도면이다. 도시된 바와 같이, △t1의 시간에는 제2의 하이픽스 보드(제2의 Hi-fix)는 비워 둔채로 제1의 하이픽스 보드(제1의 Hi-fix)에 핸들러에 의해 제1의 로트가 실장되어 테스트 되고 있으며 사양이 다른 제2의 로트는 대기 중에 있다. 이로 인해 제3의 로트까지 테스트가 완료되는데 △T 1의 시간이 소요되었다.
한국특허공보(등록공보번호: 10- 0401932)는 테스트 핸들러가 커버할 수 있는 반도체 디바이스 처리 능력을 높임으로써 생산성 향상과 장비의 활용도를 향상시키기 위한 테스트 핸들러를 통한 반도체 장치의 테스트 방법에 대해 개시되어 있으나, 이종의 반도체 디바이스를 동시에 테스트하는 기술에 대해서는 개시되어 있지 않다.
본 문서는 서로 다른 사양의 반도체 디바이스를 동시에 테스트하는 테스트 시스템을 구현하여 전체 테스트 시간을 단축하고 생산성을 증대시키는 것을 목적으로 한다.
이러한 목적을 달성하기 위한 일 실시예에 따른 테스트 시스템는,
호스트 컴퓨터,
복수개의 제1의 반도체 디바이스가 실장되는 제1의 하이픽스 보드,
복수개의 제2의 반도체 디바이스가 실장되는 제2의 하이픽스 보드,
복수개의 제1의 테스트 패턴 발생기가 구비되어 제1의 하이픽스 보드에 제1의 테스트 신호를 제공하는 제1의 테스트 패턴 발생부,
복수개의 제2의 테스트 패턴 발생기가 구비되어 제2의 하이픽스 보드에 제2의 테스트 신호를 제공하는 제2의 테스트 패턴 발생부 및
제1의 하이픽스 보드 및 제2의 하이픽스 보드에 각각 제1의 반도체 디바이스 및 제2의 반도체 디바이스를 실장하고, 호스트 컴퓨터에 제1의 반도체 디바이스 및 제2의 반도체 디바이스에 대한 정보를 제공하는 핸들러를 포함하고,
상기 호스트 컴퓨터는,
제1의 테스트 패턴 발생부에 제공되는 제1의 테스트 명령 신호와 제2의 테스트 패턴 발생부에 제공되는 제2의 테스트 명령 신호를 생성하여 제1의 반도체 디바이스와 제2의 반도체 디바이스가 동시에 테스트되도록 수행하여 테스트 시간을 단축할 수 있다.
본 발명은 테스트 시스템이 각각 서로 다른 사양의 반도체 디바이스를 동시에 테스트할 수 있는 기능이 구비되도록 하여 전체 테스트 시간을 단축시키고 이로 인해 생산성을 향상시킬 수 있다.
도 1은 반도체 디바이스를 테스트하는 종래의 테스트 시스템을 설명하는 도면이다.
도 2는 전체 테스트 시간이 지연되는 타임 차트를 설명하는 도면이다.
도 3은 일 실시예에 따른 이종의 반도체 디바이스를 테스트하는 테스트 시스템을 설명하는 도면이다.
도 4는 일 실시예에 따른 테스트 시스템의 호스트 컴퓨터 및 핸들러를 설명하는 도면이다.
도 5는 전체 테스트 시간이 단축되는 타임 차트를 설명하는 도면이다.
이하, 첨부된 도면을 참조하여 기술되는 바람직한 실시예를 통하여 본 발명을 당업자가 용이하게 이해하고 재현할 수 있도록 상세히 기술하기로 한다. 본 발명을 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명 실시예들의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 본 발명 명세서 전반에 걸쳐 사용되는 용어들은 본 발명 실시예에서의 기능을 고려하여 정의된 용어들로서, 사용자 또는 운용자의 의도, 관례 등에 따라 충분히 변형될 수 있는 사항이므로, 이 용어들의 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
또한 전술한, 그리고 추가적인 발명의 양상들은 후술하는 실시예들을 통해 명백해질 것이다. 본 명세서에서 선택적으로 기재된 양상이나 선택적으로 기재된 실시예의 구성들은 비록 도면에서 단일의 통합된 구성으로 도시되었다 하더라도 달리 기재가 없는 한 당업자에게 기술적으로 모순인 것이 명백하지 않다면 상호간에 자유롭게 조합될 수 있는 것으로 이해된다.
따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형 예들이 있을 수 있음을 이해하여야 한다.
도 3은 일 실시예에 따른 이종의 반도체 디바이스를 테스트하는 테스트 시스템을 설명하는 도면이다. 도시된 바와 같이, 반도체 디바이스를 테스트하는 테스트 시스템(2000)은 호스트 컴퓨터(100), 제1의 하이픽스 보드(200), 제2의 하이픽스 보드(210), 제1의 테스트 패턴 발생부(300), 제2의 테스트 패턴 발생부(310), 핸들러(400)를 포함할 수 있다.
호스트 컴퓨터(100)는 핸들러(400)로부터 제 반도체 디바이스의 정보를 제공 받고 제1의 하이픽스 보드(200), 제2의 하이픽스 보드(210)로 테스트 명령 신호를 제공할 수 있다. 호스트 컴퓨터(100)는 PC로 구성될 수 있다.
제1의 하이픽스 보드(200)는 복수개의 제1의 반도체 디바이스(제1의 DUT)가 실장될 수 있다. 제1의 반도체 디바이스는 SoC(System on chip), DRAM 칩을 포함하나 이에 한정되지 않는다. 제1의 하이픽스 보드(200)는 상부에 복수개의 커넥터(211)가 구비되어 있어 제1의 반도체 디바이스와 제1의 테스트 패턴 발생부(300) 간의 전기적 인터페이스 기능을 수행할 수 있다.
제2의 하이픽스 보드(210)는 복수개의 제2의 반도체 디바이스(제2의 DUT)가 실장될 수 있다. 제2의 반도체 디바이스는 SoC(System on chip), DRAM 칩을 포함하나, 이에 한정되지 않는다. 제2의 하이픽스 보드(210)는 상부에 복수개의 커넥터(211)가 구비되어 있어 제2의 반도체 디바이스와 제2의 테스트 패턴 발생부(310) 간의 전기적 인터페이스 기능을 수행할 수 있다.
제1의 반도체 디바이스(제1의 DUT)와 제2의 반도체 디바이스(제2의 DUT)는 사양이 동일할 수도 있고 다를 수도 있다. 다른 경우의 예로써, 16G SoC는 제1의 반도체 디바이스라면, 32G SoC는 제2의 반도체 디바이스라고 볼 수 있고, 또한 2 Port SoC를 제1의 반도체 디바이스라고 한다면 4 Port SoC를 제2의 반도체 디바이스라고 볼 수 있다. 즉, 호스트 컴퓨터(100)가 서로 다른 테스트 명령 신호를 발생하는 경우에, 양 반도체 디바이스는 서로 다른 반도체 디바이스로 볼 수 있다.
제1의 테스트 패턴 발생부(300)는, 복수개의 제1의 테스트 패턴 발생기(TPG 1- TPG 8, 311)가 구비되어 제1의 하이픽스 보드(200)에 제1의 테스트 신호를 제공(②')할 수 있다. 테스트 패턴 발생기(TPG 1- TPG 8)는 각각 CPU가 구비되어 있고, 제1의 하이픽스 보드(200)에 실장된 제1의 반도체 디바이스의 동작을 테스트할 수 있다. 하나의 테스트 패턴 발생기(311)는 제1의 하이픽스 보드(200)의 커넥터들 중 하나의 커넥터와 전기적으로 연결되어 있을 수 있고 도시된 바와 같이 2개의 커넥터와 연결되어 있을 수 있다. 따라서 테스트 패턴 발생기(TPG)의 수와 커넥터의 수가 8 : 8의 관계에 있을 수도 있고 8 : 16의 관계에 있을 수도 있다.
제2의 테스트 패턴 발생부(310)는 복수개의 제2의 테스트 패턴 발생기가 구비되어 제2의 하이픽스 보드(210)에 제2의 테스트 신호를 제공(③')할 수 있다.
핸들러(Handler, 400)는 제1의 하이픽스 보드(200) 및 제2의 하이픽스 보드(210)에 각각 제1의 반도체 디바이스 및 제2의 반도체 디바이스를 실장하고, 호스트 컴퓨터(100)에 제1의 반도체 디바이스 및 제2의 반도체 디바이스에 대한 정보를 제공(①)할 수 있다.
핸들러(400)는 일종의 이송 로봇 장비로서 하이픽스 보드(200, 210)에 반도체 디바이스를 실장(로딩) 및 언로딩할 수 있다. 하이픽스 보드(200, 210)는 핸들러(400) 내에 장착될 수 있다. 상기 제1의 반도체 디바이스 및 제2의 반도체 디바이스에 대한 정보는 사양 정보일 수 있다. 즉, 핸들러(400)는 호스트 컴퓨터(100)에 제1의 하이픽스 보드(200)에는 어떠한 사양의 반도체 디바이스를 실장하였고, 제2의 하이픽스 보드(210)에는 어떠한 사양의 반도체 디바이스를 실장하였다는 정보를 제공할 수 있다.
핸들러(400)는 제1의 하이픽스 보드(200)에 제1의 반도체 디바이스의 실장을 완료 한 직후에 1차적으로 호스트 컴퓨터(100)에 해당 정보를 제공하고, 제2의 반도체 디바이스의 실장을 완료 한 직후에 2차적으로 호스트 컴퓨터(100)에 또 한번의 해당 정보를 제공할 수 있고, 그 반대의 순서로 순차적으로 제공할 수도 있다.
상기 호스트 컴퓨터(100)는, 제1의 테스트 패턴 발생부(200)에 제공(②)되는 제1의 테스트 명령 신호와 제2의 테스트 패턴 발생부(210)에 제공(③)되는 제2의 테스트 명령 신호를 생성하여 제1의 반도체 디바이스와 제2의 반도체 디바이스가 동시에 테스트되도록 수행할 수 있다.
호스트 컴퓨터(100)는 제1의 반도체 디바이스가 테스트되는 도중에 제2의 테스트 패턴 발생부(210)에 제2의 테스트 명령 신호를 제공하여 제1의 반도체 디바이스와 제2의 반도체 디바이스가 동시에 테스트되도록 할 수 있다. 이로 인해 모든 테스트 패턴 발생부 및 하이픽스 보드가 아이들 타임(Idle time) 및 아이들 영역(Idle area) 없이 테스트 시스템이 운영(Operation)될 수 있다.
도 4는 일 실시예에 따른 테스트 시스템의 호스트 컴퓨터 및 핸들러를 설명하는 도면이다. 도시된 바와 같이, 호스트 컴퓨터(100)는 수신부(10), 제어부(20), 제1의 송신부(30), 제2의 송신부(40), 저장부(50)를 포함할 수 있다.
수신부(10)는, 핸들러(400)로부터 제1의 반도체 디바이스 및 제2의 반도체 디바이스에 대한 정보를 수신(①)할 수 있다. 수신부(10)는 복수개일 필요는 없으며 단일할 수 있다.
일 실시예에 따라, 핸들러(400)는, 제1의 반도체 디바이스 및 제2의 반도체 디바이스가 서로 다른 사양인지 여부를 판별하는 판별부(410)를 더 포함할 수 있다.
판별부(410)가, 상기 다른 사양으로 판별한 경우에 호스트 컴퓨터(100)에 제1의 반도체 디바이스 및 제2의 반도체 디바이스에 대한 정보를 각각 제공하고, 동일한 사양으로 판별한 경우에 제1의 반도체 디바이스 및 제2의 반도체 디바이스 중 어느 하나에 대한 정보를 제공할 수 있다.
제어부(20)는, 수신부로부터 제1의 반도체 디바이스 및 제2의 반도체 디바이스에 대한 정보를 제공 받아, 제1의 반도체 디바이스 및 제2의 반도체 디바이스에 대한 정보가 서로 다를 경우 제1의 테스트 명령 신호 및 제2의 테스트 명령 신호를 각각 생성할 수 있다. 제1의 테스트 명령 신호 및 제2의 테스트 명령 신호는 저장부(50)에 저장된 데이터를 기반으로 생성될 수 있으며, 저장부(50)는 제1의 반도체 디바이스 및 제2의 반도체 디바이스에 대한 정보에 대응되는 정보를 미리 저장할 수 있다.
제1의 송신부(30)는, 제어부로(20)부터 제1의 테스트 명령 신호를 제공 받아 제1의 테스트 패턴 발생부(200)에 제1의 테스트 명령 신호를 제공(②)할 수 있다. 구체적으로는 제1의 테스트 패턴 발생기(311)에 구비된 CPU에 제공된다.
제2의 송신부(40)는, 제어부(20)로부터 제2의 테스트 명령 신호를 제공 받아 제2의 테스트 패턴 발생부(③)에 제2의 테스트 명령 신호를 제공할 수 있다. 구체적으로는 제2의 테스트 패턴 발생기(312)에 구비된 CPU에 제공된다.
도 5는 전체 테스트 시간이 단축되는 타임 차트를 설명하는 도면이다. 도시된 바와 같이, △t1의 시간에는 제2의 하이픽스 보드(제2의 Hi-fix)에 제2의 로트가 테스트되고 있고 이와 동시에 제1의 하이픽스 보드(제1의 Hi-fix)에 사양이 다른 제1의 로트가 테스트 되고 있다. 제2의 로트는 대기 중에 있을 필요가 없다.
또한, △t2의 시간에는 제1의 하이픽스 보드에 제2 로트가 여전히 테스트 중에 있고 동시에 제2의 하이픽스 보드에 제3의 로트가 테스트 되고 있다.
이로 인해 제3의 로트까지 테스트가 완료되는데 △T 2의 시간이 소요되어 도 2에 비해 전체 테스트 시간이 단축되었다(△T 2 < △T 1).
1000, 2000 : 반도체 테스트 시스템
100 : 호스트 컴퓨터
200 : 제1의 하이픽스 보드
210 : 제2의 하이픽스 보드
211 : 커넥터
300 : 제1의 테스트 패턴 발생부
310 : 제2의 테스트 패턴 발생부
311 : 제1의 테스트 패턴 발생기
312 : 제2의 테스트 패턴 발생기
400 : 핸들러
410 : 판별부
10 : 수신부
20 : 제어부
30 : 제1의 송신부
40 : 제2의 송신부
50 : 저장부

Claims (2)

  1. 이종의 반도체 디바이스를 테스트하는 테스트 시스템에 있어서,
    호스트 컴퓨터;
    복수개의 제1의 반도체 디바이스가 실장되는 제1의 하이픽스 보드;
    복수개의 제2의 반도체 디바이스가 실장되는 제2의 하이픽스 보드;
    복수개의 제1의 테스트 패턴 발생기가 구비되어 제1의 하이픽스 보드에 제1의 테스트 신호를 제공하는 제1의 테스트 패턴 발생부;
    복수개의 제2의 테스트 패턴 발생기가 구비되어 제2의 하이픽스 보드에 제2의 테스트 신호를 제공하는 제2의 테스트 패턴 발생부; 및
    제1의 하이픽스 보드 및 제2의 하이픽스 보드에 각각 제1의 반도체 디바이스 및 제2의 반도체 디바이스를 실장하고, 호스트 컴퓨터에 제1의 반도체 디바이스 및 제2의 반도체 디바이스에 대한 정보를 제공하는 핸들러;를 포함하고,
    상기 호스트 컴퓨터는,
    제1의 테스트 패턴 발생부에 제공되는 제1의 테스트 명령 신호와 제2의 테스트 패턴 발생부에 제공되는 제2의 테스트 명령 신호를 생성하여 제1의 반도체 디바이스와 제2의 반도체 디바이스가 동시에 테스트되도록 수행하는 테스트 시스템.
  2. 제1항에 있어서,
    호스트 컴퓨터는,
    핸들러로부터 제1의 반도체 디바이스 및 제2의 반도체 디바이스에 대한 정보를 수신하는 수신부;
    수신부로부터 제1의 반도체 디바이스 및 제2의 반도체 디바이스에 대한 정보를 제공 받아, 제1의 반도체 디바이스 및 제2의 반도체 디바이스에 대한 정보가 서로 다를 경우 제1의 테스트 명령 신호 및 제2의 테스트 명령 신호를 각각 생성하는 제어부;
    제어부로부터 제1의 테스트 명령 신호를 제공 받아 제1의 테스트 패턴 발생부에 제1의 테스트 명령 신호를 제공하는 제1의 송신부;
    제어부로부터 제2의 테스트 명령 신호를 제공 받아 제2의 테스트 패턴 발생부에 제2의 테스트 명령 신호를 제공하는 제2의 송신부;를 포함하는 테스트 시스템.
KR1020200182986A 2020-12-24 2020-12-24 이종의 피검사 디바이스를 테스트하는 테스트 시스템 KR102467416B1 (ko)

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Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000002533A (ko) * 1998-06-22 2000-01-15 김영환 디바이스 테스트 장치
KR20000015966A (ko) * 1997-04-16 2000-03-25 오우라 히로시 반도체 디바이스 시험장치
KR20040016734A (ko) * 2002-08-19 2004-02-25 주식회사 실리콘 테크 반도체 디바이스 테스트용 핸들러 시스템
JP2005181222A (ja) * 2003-12-22 2005-07-07 Renesas Technology Corp 半導体装置の製造方法
JP2005321242A (ja) * 2004-05-07 2005-11-17 Fujitsu Ltd Ｉｃの自動試験方法及びプログラム
JP2007528994A (ja) * 2004-05-22 2007-10-18 株式会社アドバンテスト 半導体集積回路のための試験プログラムを開発するための方法および構造
JP2010085404A (ja) * 2008-09-29 2010-04-15 Advantest Corp 試験装置
JP2010107230A (ja) * 2008-10-28 2010-05-13 Advantest Corp 試験装置、プログラム、記憶媒体、および、試験方法
KR20120066158A (ko) * 2010-12-14 2012-06-22 삼성전자주식회사 테스트 방법 및 이를 수행하기 위한 장치
KR20120117414A (ko) * 2011-04-15 2012-10-24 삼성전자주식회사 반도체 테스트 장치
JP2013238461A (ja) * 2012-05-15 2013-11-28 Renesas Electronics Corp 試験装置、試験方法、及び装置

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000015966A (ko) * 1997-04-16 2000-03-25 오우라 히로시 반도체 디바이스 시험장치
KR20000002533A (ko) * 1998-06-22 2000-01-15 김영환 디바이스 테스트 장치
KR20040016734A (ko) * 2002-08-19 2004-02-25 주식회사 실리콘 테크 반도체 디바이스 테스트용 핸들러 시스템
JP2005181222A (ja) * 2003-12-22 2005-07-07 Renesas Technology Corp 半導体装置の製造方法
JP2005321242A (ja) * 2004-05-07 2005-11-17 Fujitsu Ltd Ｉｃの自動試験方法及びプログラム
JP2007528994A (ja) * 2004-05-22 2007-10-18 株式会社アドバンテスト 半導体集積回路のための試験プログラムを開発するための方法および構造
JP2010085404A (ja) * 2008-09-29 2010-04-15 Advantest Corp 試験装置
JP2010107230A (ja) * 2008-10-28 2010-05-13 Advantest Corp 試験装置、プログラム、記憶媒体、および、試験方法
KR20120066158A (ko) * 2010-12-14 2012-06-22 삼성전자주식회사 테스트 방법 및 이를 수행하기 위한 장치
KR20120117414A (ko) * 2011-04-15 2012-10-24 삼성전자주식회사 반도체 테스트 장치
JP2013238461A (ja) * 2012-05-15 2013-11-28 Renesas Electronics Corp 試験装置、試験方法、及び装置

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