JP2633857B2 - Ｉｃ試験装置 - Google Patents
Ｉｃ試験装置Info
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- JP2633857B2 JP2633857B2 JP62168698A JP16869887A JP2633857B2 JP 2633857 B2 JP2633857 B2 JP 2633857B2 JP 62168698 A JP62168698 A JP 62168698A JP 16869887 A JP16869887 A JP 16869887A JP 2633857 B2 JP2633857 B2 JP 2633857B2
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- Japan
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- test
- signal
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- lsi
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はIC試験装置に係り、特に、アナログ・デジタ
ル機能混在ICの試験に好適なIC試験装置に関する。
ル機能混在ICの試験に好適なIC試験装置に関する。
従来のIC試験装置に関連するものとして、アイ・イー
・イー・イー、テストコンファレンス1982年、第620頁
から第627頁（1982IEEE Test Conference PP620−627）
がある。この文献では、アナログLSIテスタの構成にお
いて必要となる各種アナログ計測器や信号発生器の入出
力を、各々、被試験LSIの各ピンとマトリクスを介して
自在に接続するベクターバスについて述べている。アナ
ログLSIのテストでは、ある決められたアナログの入出
力ピンに対し、テスト内容に応じて種々の計測器をつな
ぎ換えながら試験する必要がある。一方、A/D変換器を
試験する場合には、得られたデジタル信号をアレイプロ
セッサを用いて解析を行なう。このため、上記従来技術
では、データバスとしてベクターバスと呼ばれるものを
使用している。
・イー・イー、テストコンファレンス1982年、第620頁
から第627頁（1982IEEE Test Conference PP620−627）
がある。この文献では、アナログLSIテスタの構成にお
いて必要となる各種アナログ計測器や信号発生器の入出
力を、各々、被試験LSIの各ピンとマトリクスを介して
自在に接続するベクターバスについて述べている。アナ
ログLSIのテストでは、ある決められたアナログの入出
力ピンに対し、テスト内容に応じて種々の計測器をつな
ぎ換えながら試験する必要がある。一方、A/D変換器を
試験する場合には、得られたデジタル信号をアレイプロ
セッサを用いて解析を行なう。このため、上記従来技術
では、データバスとしてベクターバスと呼ばれるものを
使用している。
近年、ロジック，メモリ，アナログの機能を混在した
ゲートアレイ、ASICと呼ばれるLSIの需要が高まってい
ており、これに伴って、斯かるLSIを試験するIC試験装
置（テスタ）の開発が望まれている。斯かるLSIは少量
多品種生産されるものであり、品種毎に入出力ピンの機
能が異なっている。従って、IC試験装置としてはこれに
対処できるものでなければならない。しかし、上記従来
技術は、ロジック・メモリ・アナログの混在したゲート
アレイやASICなどのLSIを試験するためのLSIテスタの構
成として、被試験LSIのピン機能がLSIユーザによって決
定される場合について配慮がされておらず、LSIの品種
ごとにテスタパフォーマンスボード上の配線変更などの
段取り作業を行なう必要があるため煩わしいという問題
や、LSIのピン機能とテスタの入出力ピン機能とを合わ
せるためにテスト実行と判定解析がバッチ処理になると
いう問題がある。
ゲートアレイ、ASICと呼ばれるLSIの需要が高まってい
ており、これに伴って、斯かるLSIを試験するIC試験装
置（テスタ）の開発が望まれている。斯かるLSIは少量
多品種生産されるものであり、品種毎に入出力ピンの機
能が異なっている。従って、IC試験装置としてはこれに
対処できるものでなければならない。しかし、上記従来
技術は、ロジック・メモリ・アナログの混在したゲート
アレイやASICなどのLSIを試験するためのLSIテスタの構
成として、被試験LSIのピン機能がLSIユーザによって決
定される場合について配慮がされておらず、LSIの品種
ごとにテスタパフォーマンスボード上の配線変更などの
段取り作業を行なう必要があるため煩わしいという問題
や、LSIのピン機能とテスタの入出力ピン機能とを合わ
せるためにテスト実行と判定解析がバッチ処理になると
いう問題がある。
第３図は、A/D変換器２と論理回路部３を混在したLSI
1の構成例である。A/D変換器２に入力されたアナログ信
号４は、各ビットに重み付けを持った論理データ５に変
換されて論理回路部３に入力される。論理回路部３は、
これを他の論理信号６と組み合わせ、論理信号７として
出力する。この論理信号出力７はビット単位の論理信号
や複数ビットから成るデータで構成される。このような
LSI1がゲートアレイやASICといったLSIユーザの仕様に
より作られる場合には、各ピンに対する機能割付けがた
とえ機能が同一であっても異なり、LSIメーカにとって
は少量多品種として対応しなければならない。
1の構成例である。A/D変換器２に入力されたアナログ信
号４は、各ビットに重み付けを持った論理データ５に変
換されて論理回路部３に入力される。論理回路部３は、
これを他の論理信号６と組み合わせ、論理信号７として
出力する。この論理信号出力７はビット単位の論理信号
や複数ビットから成るデータで構成される。このような
LSI1がゲートアレイやASICといったLSIユーザの仕様に
より作られる場合には、各ピンに対する機能割付けがた
とえ機能が同一であっても異なり、LSIメーカにとって
は少量多品種として対応しなければならない。
論理回路部３だけの試験には、LSI各ピンに対する入
出力テスト信号はデータ線としての重み付けを考慮する
ことのない単なるビット線として取扱えば良く、従来の
ロジックテスタが有効である。一方、内部のA/D変換器
２を試験するためには、アナログ入力４に対して出力さ
れる応答信号５を、重み付けを持ったデータとして評価
しなければならない。しかしながら、論理回路部３を経
由した出力７として割付けられ、或いは直接（図示せ
ず）出力として割付けられるLSIのピン位置は必ずしも
重み付け通りの順番とはならず、LSIの各ピンに不規則
に割付けられることが考えられる。
出力テスト信号はデータ線としての重み付けを考慮する
ことのない単なるビット線として取扱えば良く、従来の
ロジックテスタが有効である。一方、内部のA/D変換器
２を試験するためには、アナログ入力４に対して出力さ
れる応答信号５を、重み付けを持ったデータとして評価
しなければならない。しかしながら、論理回路部３を経
由した出力７として割付けられ、或いは直接（図示せ
ず）出力として割付けられるLSIのピン位置は必ずしも
重み付け通りの順番とはならず、LSIの各ピンに不規則
に割付けられることが考えられる。
そのため、テスタでは得られたA/D変換器の応答信号
を内蔵したデータ解析器に入力する手段として、不規則
に分散配置されたデータ構成ビット信号を重み付けを与
えて再構成できる機能が必要となる。このとき、論理回
路部３からの出力７は論理回路部３そのものの試験出力
でもあり、従来のロジックテスタの構成による評価手段
とも調和がとれていなければならない。現在、このビッ
ト信号の再構成方式としては、一度、これをメモリに格
納し、試験終了後にCPUを用いて読出す時に、その被試
験LSIのピン割付け仕様にもとづいたビットの再構成を
行ないデータ解析に入力するバッチ方式が知られてい
る。しかし、このバッチ方式では、テスト時間の増大
や、ルーピング試験のような実時間での試験実行が不可
能であるという問題がある。
を内蔵したデータ解析器に入力する手段として、不規則
に分散配置されたデータ構成ビット信号を重み付けを与
えて再構成できる機能が必要となる。このとき、論理回
路部３からの出力７は論理回路部３そのものの試験出力
でもあり、従来のロジックテスタの構成による評価手段
とも調和がとれていなければならない。現在、このビッ
ト信号の再構成方式としては、一度、これをメモリに格
納し、試験終了後にCPUを用いて読出す時に、その被試
験LSIのピン割付け仕様にもとづいたビットの再構成を
行ないデータ解析に入力するバッチ方式が知られてい
る。しかし、このバッチ方式では、テスト時間の増大
や、ルーピング試験のような実時間での試験実行が不可
能であるという問題がある。
本発明の目的では、これらの問題を解決し、ゲートア
レイやASIC等の機能混在形のLSIの試験を行なうための
段取り工数を最小限にするとともに、テスト実行をリア
ルタイムで行ないテスト時間を短縮することができるI.
C試験装置を提供することにある。
レイやASIC等の機能混在形のLSIの試験を行なうための
段取り工数を最小限にするとともに、テスト実行をリア
ルタイムで行ないテスト時間を短縮することができるI.
C試験装置を提供することにある。
上記目的は、試験タイミング信号を発生するタイミン
グ発生器と、該タイミング発生器のタイミングで試験用
テストパターンを発生するパターン発生器と、該パター
ン発生器の出力と前記試験タイミング信号をもとに被試
験ICへ印加信号を供給する試験波生成器と、前記被試験
ICからの応答信号を論理レベルに変換するアナログ比較
器と、該アナログ比較器からの論理レベルをもとに期待
値と比較して良否を判定する比較器と、該比較器からの
良否結果を格納するフェイルメモリと、重み付けされた
複数のビット線からなるバスラインと、前記比較器の出
力をその重み付けに応じた前記バスラインの任意のビッ
ト線に割り付けるビット割り付け器とを具備することで
達成される。
グ発生器と、該タイミング発生器のタイミングで試験用
テストパターンを発生するパターン発生器と、該パター
ン発生器の出力と前記試験タイミング信号をもとに被試
験ICへ印加信号を供給する試験波生成器と、前記被試験
ICからの応答信号を論理レベルに変換するアナログ比較
器と、該アナログ比較器からの論理レベルをもとに期待
値と比較して良否を判定する比較器と、該比較器からの
良否結果を格納するフェイルメモリと、重み付けされた
複数のビット線からなるバスラインと、前記比較器の出
力をその重み付けに応じた前記バスラインの任意のビッ
ト線に割り付けるビット割り付け器とを具備することで
達成される。
被試験ICから出力される論理応答信号は、前記接続手
段により、前記バス上の任意のビット線に出力される。
従って、データ扱いをする上でのビット重み付けを、テ
スト実行前あるいは実行中にプログラマブルに合致させ
ることができ、被試験対象のICの品種に応じた試験が可
能となる。
段により、前記バス上の任意のビット線に出力される。
従って、データ扱いをする上でのビット重み付けを、テ
スト実行前あるいは実行中にプログラマブルに合致させ
ることができ、被試験対象のICの品種に応じた試験が可
能となる。
以下、本発明の一実施例を第１図及び第２図を参照し
て説明する。
て説明する。
第１図は、本発明の一実施例に係るIC試験装置の構成
図であり、A/D変換器2,D/A変換器35,論理回路部３から
成るアナログ・デジタル混在のLSI1を試験できる構成と
なっている。第２図は、本実施例の要部である第１図に
破線で囲った部分の詳細構成図である。
図であり、A/D変換器2,D/A変換器35,論理回路部３から
成るアナログ・デジタル混在のLSI1を試験できる構成と
なっている。第２図は、本実施例の要部である第１図に
破線で囲った部分の詳細構成図である。
本実施例の要点は、少なくとも被試験LSI1内のアナロ
グ部を評価するに必要となるデータのビット幅以上で、
かつ、テスタの規模に応じたビット総本数で構成したバ
ス20を設け、被試験LSIから出力された論理応答信号７
をこのバス20上の任意のビット線に出力できるビット割
付け器18を設けた点にある。
グ部を評価するに必要となるデータのビット幅以上で、
かつ、テスタの規模に応じたビット総本数で構成したバ
ス20を設け、被試験LSIから出力された論理応答信号７
をこのバス20上の任意のビット線に出力できるビット割
付け器18を設けた点にある。
次に、第１図における構成上の位置付けについて述べ
る。試験タイミング信号を発生するタイミング発生器９
と、その動作タイミングでテストパターンデータを発生
するパターン発生器10および波形生成器11により発生さ
れた論理回路試験信号27,28,29,30は、各々、ドライバ1
5とデジタルコンパレータ17に与えられる。ここで、ド
ライバのON/OFFを制御するI/O制御信号27と試験用論理
レベル信号28は共にドライバ15に入力される。又、比較
結果をマスクするマスク信号29と期待値論理信号30は共
にデジタルコンパレータ17に入力される。アナログコン
パレータ16−1,16−２は、被試験LSI1からの応答信号を
論理レベルに変換する。
る。試験タイミング信号を発生するタイミング発生器９
と、その動作タイミングでテストパターンデータを発生
するパターン発生器10および波形生成器11により発生さ
れた論理回路試験信号27,28,29,30は、各々、ドライバ1
5とデジタルコンパレータ17に与えられる。ここで、ド
ライバのON/OFFを制御するI/O制御信号27と試験用論理
レベル信号28は共にドライバ15に入力される。又、比較
結果をマスクするマスク信号29と期待値論理信号30は共
にデジタルコンパレータ17に入力される。アナログコン
パレータ16−1,16−２は、被試験LSI1からの応答信号を
論理レベルに変換する。
上記したビット割付け器18は、デジタルコンパレータ
17の出力に接続され、詳細は後述するように、この出力
31は、バス20のどのビット線にも任意に接続できるよう
になっている。
17の出力に接続され、詳細は後述するように、この出力
31は、バス20のどのビット線にも任意に接続できるよう
になっている。
第１図では、テスタ入出力信号の各々１ピン分につい
て一点鎖線内で示したが、テスタ規模に応じて必要なピ
ン数分が用意されることとなる。なお、ここで、フェイ
ルメモリ34は良否判定結果を記憶し、選択器12はビット
割付け器18への制御信号32を発生する。この選択器は、
バス20へのビット割付けをパターン発生器10の出力信号
26−１で行なうが、テスタ全体を制御するCPU8の出力信
号26−２で行なうかを選択する。このとき、パターン発
生器10により制御する場合には、テストサイクルごとに
割付け制御を行なうことが可能となる。
て一点鎖線内で示したが、テスタ規模に応じて必要なピ
ン数分が用意されることとなる。なお、ここで、フェイ
ルメモリ34は良否判定結果を記憶し、選択器12はビット
割付け器18への制御信号32を発生する。この選択器は、
バス20へのビット割付けをパターン発生器10の出力信号
26−１で行なうが、テスタ全体を制御するCPU8の出力信
号26−２で行なうかを選択する。このとき、パターン発
生器10により制御する場合には、テストサイクルごとに
割付け制御を行なうことが可能となる。
本実施例では更に、アナログ部の試験を行なうため
の、デジタル信号解析器13,データメモリ14,D/A変換器1
9,A/D変換器36が夫々バス20に接続されている。
の、デジタル信号解析器13,データメモリ14,D/A変換器1
9,A/D変換器36が夫々バス20に接続されている。
バス20は、本実施例では第２図に示すように８ビット
（A0〜A7）構成とし、ビット割付け器18は、3to8デコー
ダと８個のアンド回路39−０〜39−７で構成している。
（A0〜A7）構成とし、ビット割付け器18は、3to8デコー
ダと８個のアンド回路39−０〜39−７で構成している。
デジタル信号解析器13とA/D変換器36はバス20のA4〜A
7に接続し、D/A変換器19はA0〜A3に、データメモリ14は
双方向の形でA0〜A7に接続している。
7に接続し、D/A変換器19はA0〜A3に、データメモリ14は
双方向の形でA0〜A7に接続している。
ビット割付け器18に入力されたデジタルコンパレータ
17の出力31は、パターン発生器10、又は、CPU8からの制
御信号26−１又は26−２によって、バス20を構成するい
づれかのビット線A0〜A7に出力される。もちろん、この
ときのデジタルコンパレータ出力31は不良などの判定結
果が必要なのではなく、被試験LSI1からの出力論理レベ
ルそのものが必要となるため、そのようにアナログコン
パレータ16−1,16−２、或いはデジタルコンパレータ17
の期待値30が設定される。
17の出力31は、パターン発生器10、又は、CPU8からの制
御信号26−１又は26−２によって、バス20を構成するい
づれかのビット線A0〜A7に出力される。もちろん、この
ときのデジタルコンパレータ出力31は不良などの判定結
果が必要なのではなく、被試験LSI1からの出力論理レベ
ルそのものが必要となるため、そのようにアナログコン
パレータ16−1,16−２、或いはデジタルコンパレータ17
の期待値30が設定される。
このようにして得られた論理信号31は、他のピンから
も得られた論理信号と組合わせられ１つのデータとして
扱うことができるように、更にデジタル信号解析器13の
入力データのビット重みに対応するように、ビット割付
け器18を通じてパス20に接続される。
も得られた論理信号と組合わせられ１つのデータとして
扱うことができるように、更にデジタル信号解析器13の
入力データのビット重みに対応するように、ビット割付
け器18を通じてパス20に接続される。
今、被試験LSI1のピン33に現われる信号がデータの重
みとして2zを意味する信号であるとしたとき、アナログ
コンパレータ16−1,16−２およびデジタルコンパレータ
17を、前記信号がそのままの論理レベルとして得られる
よう設定し、更に、3to8デコーダ38の出力がアンドゲー
ト39−６をオンするよう制御信号32を与える。
みとして2zを意味する信号であるとしたとき、アナログ
コンパレータ16−1,16−２およびデジタルコンパレータ
17を、前記信号がそのままの論理レベルとして得られる
よう設定し、更に、3to8デコーダ38の出力がアンドゲー
ト39−６をオンするよう制御信号32を与える。
これにより、ピン33の出力信号はビット線A6を介しデ
ジタル信号解析器13の2zに入力される。同様に、他のピ
ンの23,21,20の重みに相当する被試験LSIからの出力信
号をバス20に出力し、これらをデータとしてまとめてデ
ジタル信号解析器13に入力し、アナログ部の評価・解析
を実行する。
ジタル信号解析器13の2zに入力される。同様に、他のピ
ンの23,21,20の重みに相当する被試験LSIからの出力信
号をバス20に出力し、これらをデータとしてまとめてデ
ジタル信号解析器13に入力し、アナログ部の評価・解析
を実行する。
一方、単にLSI1からの信号をメモリに格納し、試験終
了後にバッチで評価・解析を行なう場合には、データメ
モリ14に入力することができる。この実施例では、デジ
タル信号解析器13、D/A変換器19、A/D変換器36のバス20
への接続を、バス20に重み付けを与えた形で行なってい
るが、これらの接続部に選択器を設けることにより、バ
スの重みを無くすことが可能となり、単にバスの未使用
ビット線のいづれにも接続でき、バス接続への自由度を
大きくすることができる。又、デジタルコンパレータ17
の出力をバスに割付けたが、アナログコンパレータ16−
1,16−２の出力をバスに割付ける方法にても同様の効果
を得ることが可能である。更には、第１図のドライバ15
への入力部に波形生成器出力27,28,29,30全て、又はそ
の一部と、このバス20の任意のビット線とを選択できる
手段を設けることにより、被試験LSI内のD/A変換器35を
試験するためのパターン信号をアナログ部用のテストパ
ターンを格納したデータメモリ14からバス20を経由して
送出することが可能となる。
了後にバッチで評価・解析を行なう場合には、データメ
モリ14に入力することができる。この実施例では、デジ
タル信号解析器13、D/A変換器19、A/D変換器36のバス20
への接続を、バス20に重み付けを与えた形で行なってい
るが、これらの接続部に選択器を設けることにより、バ
スの重みを無くすことが可能となり、単にバスの未使用
ビット線のいづれにも接続でき、バス接続への自由度を
大きくすることができる。又、デジタルコンパレータ17
の出力をバスに割付けたが、アナログコンパレータ16−
1,16−２の出力をバスに割付ける方法にても同様の効果
を得ることが可能である。更には、第１図のドライバ15
への入力部に波形生成器出力27,28,29,30全て、又はそ
の一部と、このバス20の任意のビット線とを選択できる
手段を設けることにより、被試験LSI内のD/A変換器35を
試験するためのパターン信号をアナログ部用のテストパ
ターンを格納したデータメモリ14からバス20を経由して
送出することが可能となる。
なお、ロジックとメモリを混在したピン機能任意割付
けLSIの試験において、どのピンに割当てられるか決め
られないメモリ出力の良否判定結果をこのバス20を通じ
てデータメモリ14に格納できる。一般的なロジックテス
タではピンごとにフェイルメモリ34を搭載しているが、
テスタ規模の点から、大容量のフェイルメモリを全ピン
に用意することは困難であった。この問題に対しても、
バス20を通じて一ヶ所に集中して設けた大容量のデータ
メモリへフェイルデータとして格納が可能となる。
けLSIの試験において、どのピンに割当てられるか決め
られないメモリ出力の良否判定結果をこのバス20を通じ
てデータメモリ14に格納できる。一般的なロジックテス
タではピンごとにフェイルメモリ34を搭載しているが、
テスタ規模の点から、大容量のフェイルメモリを全ピン
に用意することは困難であった。この問題に対しても、
バス20を通じて一ヶ所に集中して設けた大容量のデータ
メモリへフェイルデータとして格納が可能となる。
本実施例によれば、被試験LSIの出力ピン33がデータ
上どのような重み付けを持ったものであっても、アナロ
グ部試験パターンの発生から、応答データの解析評価ま
でのデータの流れ40を得るために、被試験LSI1の品種ご
との段取り作業が不要となる。
上どのような重み付けを持ったものであっても、アナロ
グ部試験パターンの発生から、応答データの解析評価ま
でのデータの流れ40を得るために、被試験LSI1の品種ご
との段取り作業が不要となる。
本発明によれば、LSIユーザにより設定されたLSIのピ
ン機能と、LSIテスタの入出力機能、特にデータ扱いを
する上でのビット重み付けをテスト実行前に、或いはテ
スト実行中にプログラマブルに合致させることができる
ので、多品種少量を扱うLSI試験の際に、品種ごとの段
取り工数を最少限にできるとともに、リアルタイムで解
析・評価、及びループ試験ができる効果がある。
ン機能と、LSIテスタの入出力機能、特にデータ扱いを
する上でのビット重み付けをテスト実行前に、或いはテ
スト実行中にプログラマブルに合致させることができる
ので、多品種少量を扱うLSI試験の際に、品種ごとの段
取り工数を最少限にできるとともに、リアルタイムで解
析・評価、及びループ試験ができる効果がある。
【図面の簡単な説明】 第１図は本発明の一実施例に係るIC試験装置の構成図、
第２図は第１図に示すIC試験装置の要部詳細構成図、第
３図はアナログ・デジタル機能混在LSIの一構成図であ
る。 １……被試験LSI,2……A/D変換器,3……論理回路部,8…
…CPU,9……タイミング発生器,10……パターン発生器,1
1……波形生成部,12……選択器,13……デジタル信号解
析器,14……データメモリ,15……ドライバ,16……アナ
ログコンパレータ,17……デジタルコンパレータ,18……
ビット割付け器,19……D/A変換器,36……A/D変換器,34
……フェイルメモリ,35……D/A変換器,20……バス
第２図は第１図に示すIC試験装置の要部詳細構成図、第
３図はアナログ・デジタル機能混在LSIの一構成図であ
る。 １……被試験LSI,2……A/D変換器,3……論理回路部,8…
…CPU,9……タイミング発生器,10……パターン発生器,1
1……波形生成部,12……選択器,13……デジタル信号解
析器,14……データメモリ,15……ドライバ,16……アナ
ログコンパレータ,17……デジタルコンパレータ,18……
ビット割付け器,19……D/A変換器,36……A/D変換器,34
……フェイルメモリ,35……D/A変換器,20……バス
───────────────────────────────────────────────────── フロントページの続き (72)発明者 池内 史夫 神奈川県横浜市戸塚区吉田町292番地 株式会社日立製作所生産技術研究所内 (56)参考文献 特開 昭61−79173（ＪＰ，Ａ) 特開 昭59−73779（ＪＰ，Ａ) 特開 昭56−87874（ＪＰ，Ａ)
Claims (1)
- 【請求項１】試験タイミング信号を発生するタイミング
発生器と、 該タイミング発生器のタイミングで試験用テストパター
ンを発生するパターン発生器と、 該パターン発生器の出力と前記試験タイミング信号をも
とに被試験ICへ印加信号を供給する試験波生成器と、 前記被試験ICからの応答信号を論理レベルに変換するア
ナログ比較器と、 該アナログ比較器からの論理レベルをもとに期待値と比
較して良否を判定する比較器と、 該比較器からの良否結果を格納するフェイルメモリと、 重み付けされた複数のビット線からなるバスラインと、 前記比較器の出力をその重み付けに応じた前記バスライ
ンの任意のビット線に割り付けるビット割り付け器と、 を具備したことを特徴とするIC試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62168698A JP2633857B2 (ja) | 1987-07-08 | 1987-07-08 | Ｉｃ試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62168698A JP2633857B2 (ja) | 1987-07-08 | 1987-07-08 | Ｉｃ試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6413480A JPS6413480A (en) | 1989-01-18 |
| JP2633857B2 true JP2633857B2 (ja) | 1997-07-23 |
Family
ID=15872801
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62168698A Expired - Lifetime JP2633857B2 (ja) | 1987-07-08 | 1987-07-08 | Ｉｃ試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2633857B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69126889T2 (de) * | 1990-06-08 | 1998-01-08 | Minnesota Mining & Mfg | Wiederverarbeitbarer klebstoff für elektronische anwendungen |
-
1987
- 1987-07-08 JP JP62168698A patent/JP2633857B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6413480A (en) | 1989-01-18 |
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