JPS61201343A - テストパタ−ン発生制御方法及びその装置 - Google Patents
テストパタ−ン発生制御方法及びその装置Info
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- JPS61201343A JPS61201343A JP60041902A JP4190285A JPS61201343A JP S61201343 A JPS61201343 A JP S61201343A JP 60041902 A JP60041902 A JP 60041902A JP 4190285 A JP4190285 A JP 4190285A JP S61201343 A JPS61201343 A JP S61201343A
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- memory
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は複雑な機能をもつ大規模論理回路の機能試験を
分割して行う各種テストパターンデータを少ない容量の
テストパターンメモリで効率的に発生するテストパター
ン発生制御方法及びその装置に関する。
分割して行う各種テストパターンデータを少ない容量の
テストパターンメモリで効率的に発生するテストパター
ン発生制御方法及びその装置に関する。
従来この種の少ない容量のテストパターンメモリで効率
的にテストパターンを発生するテストパターン発生制御
方法としては、たとえば特公昭５４−３９７０２号公報
に記載のものが知られている。ここに示された従来方法
は、テストパターンメモリを被試験論理回路の複数に区
分した入出力ビンに対応して区分し、この区分されたメ
モリごとに独立にランダムアクセスして指定したメモリ
のパターンの組合せにより、テストパターンを発生する
ものである。しかしこの方法は入出力ビンに対応したメ
モリ区分を行うものであって、テストパターンの種類に
よる区分とその記憶順序および発生時間要素については
効率的な利用方法を認識していない。またテストパター
ンの種類に応じたスキャンパターンのようなストレート
パターンおよびプライマリパターンのパターン発生にと
もなう効率的かつ具体的なハードウェア手段についても
考慮されていない。
的にテストパターンを発生するテストパターン発生制御
方法としては、たとえば特公昭５４−３９７０２号公報
に記載のものが知られている。ここに示された従来方法
は、テストパターンメモリを被試験論理回路の複数に区
分した入出力ビンに対応して区分し、この区分されたメ
モリごとに独立にランダムアクセスして指定したメモリ
のパターンの組合せにより、テストパターンを発生する
ものである。しかしこの方法は入出力ビンに対応したメ
モリ区分を行うものであって、テストパターンの種類に
よる区分とその記憶順序および発生時間要素については
効率的な利用方法を認識していない。またテストパター
ンの種類に応じたスキャンパターンのようなストレート
パターンおよびプライマリパターンのパターン発生にと
もなう効率的かつ具体的なハードウェア手段についても
考慮されていない。
本発明の目的は上記した従来技術の問題点を解決し、多
数のテストパターンをテストパターンメモリに有効に記
憶させて効率よく発生する制御容易なテストパターン発
生制御方法及びその装置を提供するにある。
数のテストパターンをテストパターンメモリに有効に記
憶させて効率よく発生する制御容易なテストパターン発
生制御方法及びその装置を提供するにある。
本発明は、被テストデバイスの分割機能テストにおいて
、テストパターンの種類に応じてスキャンパターン（ス
キャンインパターンおよびスキャンアウトパターン）お
よびプライマリパターン（プライマリ入カバターンおよ
びプライマリ出カバターン）に分類し、そのテストパタ
ーンの種類ごとに指定した専用または分割したパターン
メモリ（ブロック）に予めそれぞれテスト時に使用する
順序に記憶させるとともに、テストパターンの発生順序
を示すパターン発生用シーケンス情報にテストパターン
の種類を識別する制御情報を設け、それらの情報により
テストパターンの発生順序に従いテストパターンの種類
ごとのパターンメモリ（ブロック）を独立にアクセスす
ることにより、スキャンパターンおよびプライマリパタ
ーンを順次組み合せたテストパターンを発生するように
したテストパターン発生制御方法及びその装置である。
、テストパターンの種類に応じてスキャンパターン（ス
キャンインパターンおよびスキャンアウトパターン）お
よびプライマリパターン（プライマリ入カバターンおよ
びプライマリ出カバターン）に分類し、そのテストパタ
ーンの種類ごとに指定した専用または分割したパターン
メモリ（ブロック）に予めそれぞれテスト時に使用する
順序に記憶させるとともに、テストパターンの発生順序
を示すパターン発生用シーケンス情報にテストパターン
の種類を識別する制御情報を設け、それらの情報により
テストパターンの発生順序に従いテストパターンの種類
ごとのパターンメモリ（ブロック）を独立にアクセスす
ることにより、スキャンパターンおよびプライマリパタ
ーンを順次組み合せたテストパターンを発生するように
したテストパターン発生制御方法及びその装置である。
以下に本発明の実施例を第１図ないし第７図により、ス
キャンパス方式のデバイスをテストする場合について従
来方法とも比較して説明する。
キャンパス方式のデバイスをテストする場合について従
来方法とも比較して説明する。
まず第３図は本発明によるテストパターン発生制御方法
及びその装置の一実施例の対象とするスキャンパス方式
のテストデバイスを例示する分割回路図である。第３図
において、一般にスキャンパス方式のデバイスＤＵＴは
ＶＬＳＩ等内の全ての記憶デバイス（フリップフロップ
Ｆ／’Ｆ ） ’ｉ直接アクセスできる回路構成となっ
ていて、その実現方法の１つとして第１図のＦ／Ｆ ｔ
−Ｆ ｌ〜Ｆ６のように直列に接続してシフトレジスタ
構成とすることにより、内部の組合せロジック回路上１
〜３のように分割してテストすることが可能なものであ
る。
及びその装置の一実施例の対象とするスキャンパス方式
のテストデバイスを例示する分割回路図である。第３図
において、一般にスキャンパス方式のデバイスＤＵＴは
ＶＬＳＩ等内の全ての記憶デバイス（フリップフロップ
Ｆ／’Ｆ ） ’ｉ直接アクセスできる回路構成となっ
ていて、その実現方法の１つとして第１図のＦ／Ｆ ｔ
−Ｆ ｌ〜Ｆ６のように直列に接続してシフトレジスタ
構成とすることにより、内部の組合せロジック回路上１
〜３のように分割してテストすることが可能なものであ
る。
このようなスキャンパス方式のデバイスのテストは次の
手順で実現できる。まずシフトレジスタのテストはスキ
ャンインビンＳＩよシテストパターンを印加し、Ｆ／Ｆ
のＦ１〜Ｆ６を経由してスキャンアウトビンＳＯでテス
ト結果を観測することによフシフトレジスタの正常動作
を確認する。次に内部の組合せロジック回路１のテスト
はプライマリ入力ビンＰＩ（ＰＩＩ〜ＰＩ３ ）にテス
トパターンを印加し、その組合せロジック回路１のテス
ト結果をψのＦ２．Ｆ３に取り込みシフトレジスタを経
由してスキャンアウトビンＳＯに引き出して観測する。
手順で実現できる。まずシフトレジスタのテストはスキ
ャンインビンＳＩよシテストパターンを印加し、Ｆ／Ｆ
のＦ１〜Ｆ６を経由してスキャンアウトビンＳＯでテス
ト結果を観測することによフシフトレジスタの正常動作
を確認する。次に内部の組合せロジック回路１のテスト
はプライマリ入力ビンＰＩ（ＰＩＩ〜ＰＩ３ ）にテス
トパターンを印加し、その組合せロジック回路１のテス
ト結果をψのＦ２．Ｆ３に取り込みシフトレジスタを経
由してスキャンアウトビンＳＯに引き出して観測する。
次に組合せロジック回路２のテストはその入力であるル
今゛のＦ１〜Ｆ３にスキャンインビンＳＩよりシフトレ
ジスタを使用してテストパターンを入力し、その組合せ
ロジック回路２のテスト結果をφのＦ４〜Ｆ６に取り込
みシフトレジスタを経由してスキャンアウトビンＳＯに
引き出して観測する。次に組合せロジック回路３のテス
トはその入力であるＦ／ＦのＦ４．Ｆ５にスキャンイン
ビンＳＩよシフトレジスタを使用してテストパターンを
入力し、その組合せロジック回路３のテスト結果を直ち
にプライマリ出力ビンＰＯで観測する。このように記憶
デバイス（Ｆ／Ｆ ）に囲まれた組合せロジック回路１
〜３で構成した内部回路全独立に部分的に取り出して４
分割してテストができる。
今゛のＦ１〜Ｆ３にスキャンインビンＳＩよりシフトレ
ジスタを使用してテストパターンを入力し、その組合せ
ロジック回路２のテスト結果をφのＦ４〜Ｆ６に取り込
みシフトレジスタを経由してスキャンアウトビンＳＯに
引き出して観測する。次に組合せロジック回路３のテス
トはその入力であるＦ／ＦのＦ４．Ｆ５にスキャンイン
ビンＳＩよシフトレジスタを使用してテストパターンを
入力し、その組合せロジック回路３のテスト結果を直ち
にプライマリ出力ビンＰＯで観測する。このように記憶
デバイス（Ｆ／Ｆ ）に囲まれた組合せロジック回路１
〜３で構成した内部回路全独立に部分的に取り出して４
分割してテストができる。
第４図は第３図の上記のように４分割されたスキャンパ
ス方式のテストデバイスのテストパターンをパターンメ
モリに格納する一方法を示す説明図である。第４図にお
いて、第３図の４分割されたデバイスのテストパターン
はパターンメモリ１７にスキャンインビンＳＩとスキャ
ンアウトビンＳＯとプライマリ入力ビンＰＩとプライマ
リ出力ピンＰＯ等のテストパターンの種類に対応して、
シフトレジスタテストと組合せロジック回路１〜３テス
トの斜線および点部分のテストパターン（１）〜（４）
′の順にメモリアドレスＯ−２９に順次格納される。
ス方式のテストデバイスのテストパターンをパターンメ
モリに格納する一方法を示す説明図である。第４図にお
いて、第３図の４分割されたデバイスのテストパターン
はパターンメモリ１７にスキャンインビンＳＩとスキャ
ンアウトビンＳＯとプライマリ入力ビンＰＩとプライマ
リ出力ピンＰＯ等のテストパターンの種類に対応して、
シフトレジスタテストと組合せロジック回路１〜３テス
トの斜線および点部分のテストパターン（１）〜（４）
′の順にメモリアドレスＯ−２９に順次格納される。
このパターンメモリ１７を各テストパターン発生時にメ
モリアドレス指定してテストパターンを発生し、これを
スキャンインピンＳＩとプライマリ入力ビンＰＩに印加
して得られるスキャンアウトピンＳＯとプライマリ出力
ビンＰＯの出力データとパターンメモリ１７に格納され
たスキャンアウトピンＳＯとプライマリ出力ピンＰＯの
期待値パターン（１）’−（４）’がテスタを用いて比
較判定される。このようにパターンメモリ１７内に格納
されたテストノくターンデータとしては＠１＃か＠Ｏ＃
のデータとなっていて、を白部分のデータはテスト時に
は使用されないものでおって、通常は初期化されたデー
タである。また第５図は第４図のパターンメモリのテス
トパターンを発生するアドレス指定（発生）順序（ステ
ップ）を示す説明図である。第５図において、第４図の
パターンメモリ１７からテストパターンを発生するのに
パターンメモリ１７に与えるアドレス指定に着目すると
、ストレートパターンの発生時と同様に第５図のような
メモリアドレス０−２９の順次アクセスでよいため、テ
ストパターン発生のアドレス制御は容易となる。しかし
ながら第４図のパターンペクタすなわちパターンの深さ
Ｘビン数ｎ ＝ ３０ Ｘ８＝２４０が実際に使用する
テストパターンベクタの斜線および点部分の面積３４の
約７倍必要となるため、ピン数ｎと各テストパターンが
多くなるほど膨大なメモリが必要となって有効に利用さ
れないメモリが増大する。そこで本発明によれば次のよ
うなテストパターンの種類ごとに順次格納する方法を使
用する。
モリアドレス指定してテストパターンを発生し、これを
スキャンインピンＳＩとプライマリ入力ビンＰＩに印加
して得られるスキャンアウトピンＳＯとプライマリ出力
ビンＰＯの出力データとパターンメモリ１７に格納され
たスキャンアウトピンＳＯとプライマリ出力ピンＰＯの
期待値パターン（１）’−（４）’がテスタを用いて比
較判定される。このようにパターンメモリ１７内に格納
されたテストノくターンデータとしては＠１＃か＠Ｏ＃
のデータとなっていて、を白部分のデータはテスト時に
は使用されないものでおって、通常は初期化されたデー
タである。また第５図は第４図のパターンメモリのテス
トパターンを発生するアドレス指定（発生）順序（ステ
ップ）を示す説明図である。第５図において、第４図の
パターンメモリ１７からテストパターンを発生するのに
パターンメモリ１７に与えるアドレス指定に着目すると
、ストレートパターンの発生時と同様に第５図のような
メモリアドレス０−２９の順次アクセスでよいため、テ
ストパターン発生のアドレス制御は容易となる。しかし
ながら第４図のパターンペクタすなわちパターンの深さ
Ｘビン数ｎ ＝ ３０ Ｘ８＝２４０が実際に使用する
テストパターンベクタの斜線および点部分の面積３４の
約７倍必要となるため、ピン数ｎと各テストパターンが
多くなるほど膨大なメモリが必要となって有効に利用さ
れないメモリが増大する。そこで本発明によれば次のよ
うなテストパターンの種類ごとに順次格納する方法を使
用する。
第６図は本発明によるテストパターン発生制御方法及び
その装置の一実施例のパターンメモリにテストパターン
の種類ごとに順次格納する方法を例示する説明図である
。第６図において、パターンメモリ１７にパターンの種
類ごとにスキャンインピンＳＩとスキャンアウトピンＳ
Ｏとプライマリ入力ビンＰＩとプライマリ出力ビンＰＯ
のテストパターン（１１〜（４）′を予め使用する順等
にメモリアドレスＯ〜１３に順次格納する。また第７図
は第６図のパターンメモリのテストパターンを発生する
アドレス指定（発生）順序（ステップ）を例示する説明
図である。第７図において、第６図のパターンメモリ１
７から読み出すアドレス指定をスキャンインピンＳＩの
テストパターン（１）とスキャンアウトピンＳＯのテス
トパターン（１）′とプライマリ人カビ７ＰＩのテスト
パターン（２）とスキャンアウトピンＳＯのテストパタ
ーン（２どとスキャンインピンＳＩのテストパターン（
３）とスキャンアウトピンＳＯのテストパターン（３１
′とスキャンインピンＳＩのテストパターン（４）とプ
ライマリ出力ビンＰＯのテストパターン（４トの順にテ
ストシーケンスプログラムに従ッテパターンプロセッサ
等により発生すれば、第４図および第５図によるテスト
パターンと等価なテストパターンを発生することができ
る。いま第３図のテストデバイス（ＶＬＳＩ）のシフト
レジスタの段数が多いほど、スキャンインピンＳＩおよ
びスキャンアウトピンＳＯのスキャンテストパターン数
が多くなるため、パターンメモリ１７のスキャンテスト
パターン用のメモリを専用化することができる。
その装置の一実施例のパターンメモリにテストパターン
の種類ごとに順次格納する方法を例示する説明図である
。第６図において、パターンメモリ１７にパターンの種
類ごとにスキャンインピンＳＩとスキャンアウトピンＳ
Ｏとプライマリ入力ビンＰＩとプライマリ出力ビンＰＯ
のテストパターン（１１〜（４）′を予め使用する順等
にメモリアドレスＯ〜１３に順次格納する。また第７図
は第６図のパターンメモリのテストパターンを発生する
アドレス指定（発生）順序（ステップ）を例示する説明
図である。第７図において、第６図のパターンメモリ１
７から読み出すアドレス指定をスキャンインピンＳＩの
テストパターン（１）とスキャンアウトピンＳＯのテス
トパターン（１）′とプライマリ人カビ７ＰＩのテスト
パターン（２）とスキャンアウトピンＳＯのテストパタ
ーン（２どとスキャンインピンＳＩのテストパターン（
３）とスキャンアウトピンＳＯのテストパターン（３１
′とスキャンインピンＳＩのテストパターン（４）とプ
ライマリ出力ビンＰＯのテストパターン（４トの順にテ
ストシーケンスプログラムに従ッテパターンプロセッサ
等により発生すれば、第４図および第５図によるテスト
パターンと等価なテストパターンを発生することができ
る。いま第３図のテストデバイス（ＶＬＳＩ）のシフト
レジスタの段数が多いほど、スキャンインピンＳＩおよ
びスキャンアウトピンＳＯのスキャンテストパターン数
が多くなるため、パターンメモリ１７のスキャンテスト
パターン用のメモリを専用化することができる。
第１図は本発明によるテストパターン発生制御装置の一
実施例金示す回路図で、上記第７図の順にテストパター
ンを発生するパターンメモリの読出しアドレス指定を実
現するテストシーケンスプログラムによるテストプロセ
ッサ等からなる回路構成を示す。第１図において、１０
はプログラムカウンタ、１１はテストパターン発生用シ
ーケンス情報（順序情報）にテストパターンの種類を識
別するアドレス制御情報を設けたテストシーケンスメモ
リ、１２はアドレス演算部、１３はアドレス制御部、１
４−１はスキャンインビンＳＩアドレスレジスタ、１４
−２はスキャンアウトビンＳＯアドレスレジスタ、１４
−３はプライマリ入力ビンＰＩアドレスレジスタ、１４
−４はプライマリ出力ピンＰＯアドレスレジスタ、１５
はアドレスレジスタ選択器、１６−１〜１６−４は各ア
ドレスレジスタの書込み制御器、１７は第６図と同じパ
ターンメモリである。
実施例金示す回路図で、上記第７図の順にテストパター
ンを発生するパターンメモリの読出しアドレス指定を実
現するテストシーケンスプログラムによるテストプロセ
ッサ等からなる回路構成を示す。第１図において、１０
はプログラムカウンタ、１１はテストパターン発生用シ
ーケンス情報（順序情報）にテストパターンの種類を識
別するアドレス制御情報を設けたテストシーケンスメモ
リ、１２はアドレス演算部、１３はアドレス制御部、１
４−１はスキャンインビンＳＩアドレスレジスタ、１４
−２はスキャンアウトビンＳＯアドレスレジスタ、１４
−３はプライマリ入力ビンＰＩアドレスレジスタ、１４
−４はプライマリ出力ピンＰＯアドレスレジスタ、１５
はアドレスレジスタ選択器、１６−１〜１６−４は各ア
ドレスレジスタの書込み制御器、１７は第６図と同じパ
ターンメモリである。
この構成で、まず初期状態でプログラムカウンタ１０と
アドレス演算部１２とアドレスレジスタ１４−１〜１４
−４は全てアドレス０を示す。また予めアドレスレジス
タ１４−１〜１４−４の選択を行うレジスタ選択器１５
によってアドレスレジスタ１４−１〜１４−４の使用設
定がなされる。ここでパターン発生の開始でテストシー
ケンスメモリ１１のアドレスＯの順序情報のＮ ＯＰ
（Ｎｏ ０ｐｅｒａｔｉｏｎ ）とアドレス制御情報の
ＬＤＡ ＠ ＳＩ （Ｌｏａｄ Ａｄｄｒｅｓｓ ’１
３． ｆｏｒ ５ｃａｎ−ｉｎ Ｍｅｍｏｒｙ）命令に
より、アドレス演算部臣にパターンメモリ１７の読出し
アドレスを指定するアドレス０がロードされ、Ｓ工情報
から制御部１３でＳエアドレスレジスタ１４−１をセレ
クトする信号に変換されて、書込み制御器１６−１で書
込みクロック信号がＳエアドレスレジスタ１４−１に送
られ、Ｓエアドレスレジスタ１４−１にアドレスＯが書
き込まれる。なお他のアドレスレジスタ１４−２〜１４
−４は書込みクロック信号が通されないため、初期値の
アドレスＯとなっている。上記ＳＩエアレスレジスタ１
４−１に誉き込まれたアドレスＯによって、パターンメ
モリ１７のスキャンインビンＳＩのパターンメモリ部（
メモリブロック）のアドレス０内に記憶された（第６図
のテストパターンが初期設定されている）スキャンイン
パターンが発生され、第３図のデバイスＤＵＴのスキャ
ンインビンＳＩに印加される。このときＮＯＰ命令によ
り次のクロック信号で制御部１３からプログラムカウン
タｌＯｉ＋１インクリメントして、テストシーケンスメ
モリ１１のアドレス１を指示する。
アドレス演算部１２とアドレスレジスタ１４−１〜１４
−４は全てアドレス０を示す。また予めアドレスレジス
タ１４−１〜１４−４の選択を行うレジスタ選択器１５
によってアドレスレジスタ１４−１〜１４−４の使用設
定がなされる。ここでパターン発生の開始でテストシー
ケンスメモリ１１のアドレスＯの順序情報のＮ ＯＰ
（Ｎｏ ０ｐｅｒａｔｉｏｎ ）とアドレス制御情報の
ＬＤＡ ＠ ＳＩ （Ｌｏａｄ Ａｄｄｒｅｓｓ ’１
３． ｆｏｒ ５ｃａｎ−ｉｎ Ｍｅｍｏｒｙ）命令に
より、アドレス演算部臣にパターンメモリ１７の読出し
アドレスを指定するアドレス０がロードされ、Ｓ工情報
から制御部１３でＳエアドレスレジスタ１４−１をセレ
クトする信号に変換されて、書込み制御器１６−１で書
込みクロック信号がＳエアドレスレジスタ１４−１に送
られ、Ｓエアドレスレジスタ１４−１にアドレスＯが書
き込まれる。なお他のアドレスレジスタ１４−２〜１４
−４は書込みクロック信号が通されないため、初期値の
アドレスＯとなっている。上記ＳＩエアレスレジスタ１
４−１に誉き込まれたアドレスＯによって、パターンメ
モリ１７のスキャンインビンＳＩのパターンメモリ部（
メモリブロック）のアドレス０内に記憶された（第６図
のテストパターンが初期設定されている）スキャンイン
パターンが発生され、第３図のデバイスＤＵＴのスキャ
ンインビンＳＩに印加される。このときＮＯＰ命令によ
り次のクロック信号で制御部１３からプログラムカウン
タｌＯｉ＋１インクリメントして、テストシーケンスメ
モリ１１のアドレス１を指示する。
このステップでテストシーケンスメモリ１１のアドレス
１の順序情報のＲＥＰ ５ （Ｒｅｐｅａｔ ５ ｔｉ
ｍｅｓ ）とアドレス制御情報のＩ ＮＣＡ （Ｉｎｃ
ｒｅｍｅｎｔ Ａｄｄｒｅｓｓ ）命令により、この命
令は前のステップで設定したＳエアドレスレジスタ１４
−１にパターンメモリ１３のアドレスを５回だけ＋１イ
ンクリメントしながら与えるもので、このとき制御部１
３はプログラムカウンタ１０にアドレス１を保持するよ
うに指示し、アドレス演算部１２はＩＮＣＡ命令によυ
前のステップでロードされたアドレスＯから＋１インク
リメントし、その処理終了を制御部１３内のカウンタに
知らせることにより、ＲＥＰ５命令でロードされた該カ
ウンタの値５を−１する。これとともに演算部１２でイ
ンクリメントされたアドレス１が同様にＳエアドレスレ
ジスタ１４−１に書き込まれ、パターンメモリ１７のア
ドレス１内のスキャンパターンが発生してデバイスＤＵ
Ｔへ出力される。以上の動作を５回（５クロック信号分
）繰り返すことにより、パターンメモリ１７のアドレス
１〜５のスキャンインパターンが発生され、第３図のデ
バイスＤＵＴのスキャンインビンＳＩに印加される。こ
のとき制御部１３内のカウンタの値は０となるので、プ
ログラムカウンタ１０にテストシーケンスメモリ１１の
アドレス１を＋１インクリメントして、アドレス２を指
示するとともに、アドレス演算部１２にアドレスカウン
トを停止させる。なお他のアドレスレジスタ１４−２〜
１４−４は初期状態のアドレス０を保持し、パターンメ
モリ１７の他のパターンメモリ部（メそリブロック）の
パターンは発生されない。
１の順序情報のＲＥＰ ５ （Ｒｅｐｅａｔ ５ ｔｉ
ｍｅｓ ）とアドレス制御情報のＩ ＮＣＡ （Ｉｎｃ
ｒｅｍｅｎｔ Ａｄｄｒｅｓｓ ）命令により、この命
令は前のステップで設定したＳエアドレスレジスタ１４
−１にパターンメモリ１３のアドレスを５回だけ＋１イ
ンクリメントしながら与えるもので、このとき制御部１
３はプログラムカウンタ１０にアドレス１を保持するよ
うに指示し、アドレス演算部１２はＩＮＣＡ命令によυ
前のステップでロードされたアドレスＯから＋１インク
リメントし、その処理終了を制御部１３内のカウンタに
知らせることにより、ＲＥＰ５命令でロードされた該カ
ウンタの値５を−１する。これとともに演算部１２でイ
ンクリメントされたアドレス１が同様にＳエアドレスレ
ジスタ１４−１に書き込まれ、パターンメモリ１７のア
ドレス１内のスキャンパターンが発生してデバイスＤＵ
Ｔへ出力される。以上の動作を５回（５クロック信号分
）繰り返すことにより、パターンメモリ１７のアドレス
１〜５のスキャンインパターンが発生され、第３図のデ
バイスＤＵＴのスキャンインビンＳＩに印加される。こ
のとき制御部１３内のカウンタの値は０となるので、プ
ログラムカウンタ１０にテストシーケンスメモリ１１の
アドレス１を＋１インクリメントして、アドレス２を指
示するとともに、アドレス演算部１２にアドレスカウン
トを停止させる。なお他のアドレスレジスタ１４−２〜
１４−４は初期状態のアドレス０を保持し、パターンメ
モリ１７の他のパターンメモリ部（メそリブロック）の
パターンは発生されない。
このステップでテストシーケンスメモリ１１のアドレス
２の順序情報のＮ ＯＰ （Ｎｏ ０ｐａｒａｔｉｏｎ
）とアトＬ／／Ｃ制御情報のＬＤＡ Ｂ、 ８０ （
Ｌｏａｄ Ａｄｄｒｅｓｓ ’ｆｉｆｏｒ ５ｃａｎ−
ｏｕｔ Ｍｅｍｏｒｙ ）命令により、前のアドレスＯ
のステップで実行したＳエアドレスレジスタ１４−１へ
のアドレス書込みと同様にして、今度はＳＯエアレスレ
ジスタ１４−２にパターンメモリ１７のアドレス０が書
き込まれ、パターンメモリ１７からＳＯパターンメモリ
部（メモリブロック）のアドレスＯのスキャンアウトパ
ターンが発生される。また次のステップのクロック信号
で、テストシーケンスメモリ１１のアドレス３のＲＥＰ
５とＩＮＣＡ命令により、同様にしてパターンメモリ
１７のＳＯパタ−ンメモリ部のアドレス１〜５のスキャ
ンアウトパターンが発生して出力される。このスキャン
アウトパターンの期待値パターンとデバイスＤＵＴのス
キャンアウトビンＳＯの出力データとがテスタ等で比較
され、これによりデバイスＤＵＴのりのＦ１〜Ｆ６のシ
フトレジスタがＩｆｆ類のスキャンテストパターンにニ
ジテストされる。なお通常このシフトレジスタのゲスト
パターンはＦ／Ｆの数ｍによ９２ｍパターン必要となる
。
２の順序情報のＮ ＯＰ （Ｎｏ ０ｐａｒａｔｉｏｎ
）とアトＬ／／Ｃ制御情報のＬＤＡ Ｂ、 ８０ （
Ｌｏａｄ Ａｄｄｒｅｓｓ ’ｆｉｆｏｒ ５ｃａｎ−
ｏｕｔ Ｍｅｍｏｒｙ ）命令により、前のアドレスＯ
のステップで実行したＳエアドレスレジスタ１４−１へ
のアドレス書込みと同様にして、今度はＳＯエアレスレ
ジスタ１４−２にパターンメモリ１７のアドレス０が書
き込まれ、パターンメモリ１７からＳＯパターンメモリ
部（メモリブロック）のアドレスＯのスキャンアウトパ
ターンが発生される。また次のステップのクロック信号
で、テストシーケンスメモリ１１のアドレス３のＲＥＰ
５とＩＮＣＡ命令により、同様にしてパターンメモリ
１７のＳＯパタ−ンメモリ部のアドレス１〜５のスキャ
ンアウトパターンが発生して出力される。このスキャン
アウトパターンの期待値パターンとデバイスＤＵＴのス
キャンアウトビンＳＯの出力データとがテスタ等で比較
され、これによりデバイスＤＵＴのりのＦ１〜Ｆ６のシ
フトレジスタがＩｆｆ類のスキャンテストパターンにニ
ジテストされる。なお通常このシフトレジスタのゲスト
パターンはＦ／Ｆの数ｍによ９２ｍパターン必要となる
。
次のステップでテストシーケンスメモリ１１のアドレス
４の順序情報のＮ ＯＰ （Ｎｏ ０ｐｅｒａｔｉｏｎ
）とアドレス制御情報のＬＤＡ ”ａ Ｐ Ｉ （Ｌ
ｏａｄ Ａｄｄｒｅｓｓ ”ａｆｏｒ Ｐｒｉｍａｒ７
−ｉｎ Ｍｅｍｏｒｙ ）命令により、同様に制御部１
３からのセレクト信号により書込み制御器１６−３で曹
込みクロック信号がＰＩアドレスレジスタ１４−３に送
られ、アドレス演算部１２にロードされたアドレスＯが
ＰＩアドレスレジスタ１４−３に書き込まれて、パター
ンメモリ１７のＰＩパターンメモリ部（メモリブロック
）のプライマリ入カバターンが発生され、デバイスＤＵ
Ｔのプライマリ入力ピンＰＩ（ＰＩＩ〜ＰＩ３ ）
に印加される。また次のステップのクロック信号でＮＯ
ＰとＬＤＡ６ＳＯ命令により、同様にして再びセレクト
されたＳＯエアレスレジスタ１４−２にアドレス６が書
き込まれて、ノ（ターンメモリ１７のＳＯパターンメモ
リ部のアドレス６のスキャンアウトパターンが発生され
る。さらに次のステップでＲＥＰ ４とＩＮＣＡ命令に
より、前のステップの動作を４回（４クロック信号分）
繰シ返えして、パターンメモリ１７のＳＯパターンメモ
リ部のアドレス７〜１０のスキャンアウトパターンが発
生して出力される。このスキャンアウトパターンの期待
値パターンとデバイスＤＵＴのスキャンアウトピンＳＯ
の出力データとが比較され、これにより組合せロジック
回路１がテストされる。
４の順序情報のＮ ＯＰ （Ｎｏ ０ｐｅｒａｔｉｏｎ
）とアドレス制御情報のＬＤＡ ”ａ Ｐ Ｉ （Ｌ
ｏａｄ Ａｄｄｒｅｓｓ ”ａｆｏｒ Ｐｒｉｍａｒ７
−ｉｎ Ｍｅｍｏｒｙ ）命令により、同様に制御部１
３からのセレクト信号により書込み制御器１６−３で曹
込みクロック信号がＰＩアドレスレジスタ１４−３に送
られ、アドレス演算部１２にロードされたアドレスＯが
ＰＩアドレスレジスタ１４−３に書き込まれて、パター
ンメモリ１７のＰＩパターンメモリ部（メモリブロック
）のプライマリ入カバターンが発生され、デバイスＤＵ
Ｔのプライマリ入力ピンＰＩ（ＰＩＩ〜ＰＩ３ ）
に印加される。また次のステップのクロック信号でＮＯ
ＰとＬＤＡ６ＳＯ命令により、同様にして再びセレクト
されたＳＯエアレスレジスタ１４−２にアドレス６が書
き込まれて、ノ（ターンメモリ１７のＳＯパターンメモ
リ部のアドレス６のスキャンアウトパターンが発生され
る。さらに次のステップでＲＥＰ ４とＩＮＣＡ命令に
より、前のステップの動作を４回（４クロック信号分）
繰シ返えして、パターンメモリ１７のＳＯパターンメモ
リ部のアドレス７〜１０のスキャンアウトパターンが発
生して出力される。このスキャンアウトパターンの期待
値パターンとデバイスＤＵＴのスキャンアウトピンＳＯ
の出力データとが比較され、これにより組合せロジック
回路１がテストされる。
以下同様にして組合せロジック回路２，３のテストが行
われる。
われる。
なお上記構成のテストパターン発生制御装置により、第
４図のように格納されたテストパターンのストレート読
出しも明らかに可能である。また全ビン並列テストパタ
ーンの同時発生もテストシーケンスメモリ１１のＬＤＡ
球ＳＩ 、 Ｓｏ 、 ＰＩ 、 ＰＯ指定またはレジ
スタ選択器１５の外部指定によってアドレスレジスタ１
４−１〜１４−４ ’ｉ同時セレクトスることにより容
易にできる。
４図のように格納されたテストパターンのストレート読
出しも明らかに可能である。また全ビン並列テストパタ
ーンの同時発生もテストシーケンスメモリ１１のＬＤＡ
球ＳＩ 、 Ｓｏ 、 ＰＩ 、 ＰＯ指定またはレジ
スタ選択器１５の外部指定によってアドレスレジスタ１
４−１〜１４−４ ’ｉ同時セレクトスることにより容
易にできる。
第２図は本発明によるテストパターン発生制御装置の他
の実施例を示す回路図で、第１図のテストシーケンスメ
モリ１１に格納する命令のステップ数ｔ−軽減し、パタ
ーンメモリ１７のＳＩ、Ｓｏ、ＰＩ。
の実施例を示す回路図で、第１図のテストシーケンスメ
モリ１１に格納する命令のステップ数ｔ−軽減し、パタ
ーンメモリ１７のＳＩ、Ｓｏ、ＰＩ。
ＰＯパターンメモリ部（メモリブロック）の切シ分けを
メモリ選択器１８により行ない、テストシーケンスメモ
リ１１のアドレス制御情報のテストパターンの種類を示
すレコードをデコードして、アドレスレジスタ１４−１
〜１４−４ ’に個々にセレクトすることに！！０パタ
ーンメモリ１７ ｆｔセレクトする回路構成を示す。第
２図において、たとえば第１図のテストシーケンスメモ
リ１１のアドレスＯのＮＯＰとＬＤＡ狭ＳＩ命令とアド
レスｌのＲＥＰ ５とＩＮＣＡ命令の２命令を第２図の
テストシーケンスメモリ１１のアドレスＯのＡＤＶ Ｕ
ＴＬ ５ （人ｄｖａｎｃｅ ｕｎｔｉｌ ５Ａｄｄｒ
ｅｓｓ ）とＬＤＡ ｕ Ｓ Ｉ命令の１命令に置き換
え、第１図のアドレス２のＮＯＰとＬＤＡ ｕ Ｓｏ命
令とアドレス３のＲＥＰ ５とＩＮＣＡ命令を第２図の
アドレス１のＡＤＶ ＵＴＬ ５とＬＤＡ ＆ ８０命
令に置き換え、第１図のアドレス４のＮＯＰとＬＤＡ＼
ＰＩ命令を第２図のアドレス２のＡＤＶとＬＤＡ’ａＰ
Ｉ命令に置き換え、第１図のアドレス５のＮＯＰとＬＤ
Ａ６ＳＯ命令とアドレス６のＲＥＰ ４とＩＮＣＡ命令
を第２図のアトｖ ス３ （Ｄ ＡＤＶ ＵＴＬＩＯと
ＬＤＡ６ＳＯ命令に置き換えて、第１図のテストシーケ
ンスメモリ１１の７ステツプの命令は第２図のテストシ
ーケンスメモリ１１の４ステツプの命令に軽減される。
メモリ選択器１８により行ない、テストシーケンスメモ
リ１１のアドレス制御情報のテストパターンの種類を示
すレコードをデコードして、アドレスレジスタ１４−１
〜１４−４ ’に個々にセレクトすることに！！０パタ
ーンメモリ１７ ｆｔセレクトする回路構成を示す。第
２図において、たとえば第１図のテストシーケンスメモ
リ１１のアドレスＯのＮＯＰとＬＤＡ狭ＳＩ命令とアド
レスｌのＲＥＰ ５とＩＮＣＡ命令の２命令を第２図の
テストシーケンスメモリ１１のアドレスＯのＡＤＶ Ｕ
ＴＬ ５ （人ｄｖａｎｃｅ ｕｎｔｉｌ ５Ａｄｄｒ
ｅｓｓ ）とＬＤＡ ｕ Ｓ Ｉ命令の１命令に置き換
え、第１図のアドレス２のＮＯＰとＬＤＡ ｕ Ｓｏ命
令とアドレス３のＲＥＰ ５とＩＮＣＡ命令を第２図の
アドレス１のＡＤＶ ＵＴＬ ５とＬＤＡ ＆ ８０命
令に置き換え、第１図のアドレス４のＮＯＰとＬＤＡ＼
ＰＩ命令を第２図のアドレス２のＡＤＶとＬＤＡ’ａＰ
Ｉ命令に置き換え、第１図のアドレス５のＮＯＰとＬＤ
Ａ６ＳＯ命令とアドレス６のＲＥＰ ４とＩＮＣＡ命令
を第２図のアトｖ ス３ （Ｄ ＡＤＶ ＵＴＬＩＯと
ＬＤＡ６ＳＯ命令に置き換えて、第１図のテストシーケ
ンスメモリ１１の７ステツプの命令は第２図のテストシ
ーケンスメモリ１１の４ステツプの命令に軽減される。
この構成で、まずテストシーケンスメモリ１１のアドレ
スＯの順序情報のＡＤＶ ＵＴＬ ５とアドレス制御情
報のＬＤＡ…ＳＩ命令により、アドレス演算部１２でロ
ードされたアドレスＯから＋１インクリメントしながら
アドレス５までアドレス演算して、パターンメモリ１７
へアドレス指定するとともに、テストパターンの種類を
示すＳＩ情報からメモリ選択器１８でセレクトされたＳ
Ｉアドレスレジスタ１４−１を介して、パターンメモリ
１７のＳＩパターンメモリ部（メモリブロック）のアド
レス０からアドレス５のスキャンインテストパターンが
１１ 次発生され、デバイスＤＵＴのスキャンインビン
ＳＩに印加される。ここでＡｎｖ ＵＴＬ ５命令によ
りアドレス演算部１２でインクリメントしたアドレスと
アドレス５とを制御部１３に内蔵の比較器で比較し、ア
ドレス５になったときに制御部１３からプログラムカウ
ンタ１０を次のステップに進めると同時に、アドレス演
算部１２にインクリメントを中止させる。次のステップ
ではＡＤＶＵＴＬ５とＬＤＡｕＳＯ命令により、同様に
アドレス演算部１２でアドレスＯからアドレス５までイ
ンクリメントしながらアドレス指定するとともに、ＳＯ
情報からメモリ選択器１８でセレクトされたＳＯエアレ
スレジスタ１４−２ を介してＳＯパターンメモリ部の
アドレス０からアドレス５のスキャンアウトテストパタ
ーンが順次発生され、このスキャンアウトテストパター
ンの期待値パターンとスキャンアウトビンＳＯの出力デ
ータとが比較され、Ｆ／ＦのＦ１〜Ｆ６のシフトレジス
タがテストされる。同様に次のステップではＡＤＶとＬ
ＤＡ ’１Ａ ＰＩ命令によりＰＩパターンメモリ部の
アドレスＯのプライマリ入力テストパターンが発生され
、その次のステップテＡＤＶ ＵＴＬＩＯトＬＤＡ ６
Ｓ ｏ命令ニヨシ再びＳＯパターンメモリ部のアドレ
ス６からアドレス１０のスキャンアウトテストパターン
が発生され、このスキャンアウトテストパターンの期待
値パターンとスキャンアウトビンＳＯの出力データとが
比較され、組合せロジック回路１がテストされる。以下
同様に組合せロジック回路２，３がテストされる。
スＯの順序情報のＡＤＶ ＵＴＬ ５とアドレス制御情
報のＬＤＡ…ＳＩ命令により、アドレス演算部１２でロ
ードされたアドレスＯから＋１インクリメントしながら
アドレス５までアドレス演算して、パターンメモリ１７
へアドレス指定するとともに、テストパターンの種類を
示すＳＩ情報からメモリ選択器１８でセレクトされたＳ
Ｉアドレスレジスタ１４−１を介して、パターンメモリ
１７のＳＩパターンメモリ部（メモリブロック）のアド
レス０からアドレス５のスキャンインテストパターンが
１１ 次発生され、デバイスＤＵＴのスキャンインビン
ＳＩに印加される。ここでＡｎｖ ＵＴＬ ５命令によ
りアドレス演算部１２でインクリメントしたアドレスと
アドレス５とを制御部１３に内蔵の比較器で比較し、ア
ドレス５になったときに制御部１３からプログラムカウ
ンタ１０を次のステップに進めると同時に、アドレス演
算部１２にインクリメントを中止させる。次のステップ
ではＡＤＶＵＴＬ５とＬＤＡｕＳＯ命令により、同様に
アドレス演算部１２でアドレスＯからアドレス５までイ
ンクリメントしながらアドレス指定するとともに、ＳＯ
情報からメモリ選択器１８でセレクトされたＳＯエアレ
スレジスタ１４−２ を介してＳＯパターンメモリ部の
アドレス０からアドレス５のスキャンアウトテストパタ
ーンが順次発生され、このスキャンアウトテストパター
ンの期待値パターンとスキャンアウトビンＳＯの出力デ
ータとが比較され、Ｆ／ＦのＦ１〜Ｆ６のシフトレジス
タがテストされる。同様に次のステップではＡＤＶとＬ
ＤＡ ’１Ａ ＰＩ命令によりＰＩパターンメモリ部の
アドレスＯのプライマリ入力テストパターンが発生され
、その次のステップテＡＤＶ ＵＴＬＩＯトＬＤＡ ６
Ｓ ｏ命令ニヨシ再びＳＯパターンメモリ部のアドレ
ス６からアドレス１０のスキャンアウトテストパターン
が発生され、このスキャンアウトテストパターンの期待
値パターンとスキャンアウトビンＳＯの出力データとが
比較され、組合せロジック回路１がテストされる。以下
同様に組合せロジック回路２，３がテストされる。
この実施例ではテストシーケンスメモリの命令のステッ
プ数を軽減でき、かつ書込み制御器１６−１〜１６−４
が不要となってハードウェアが少なくてすむ。なおこの
テストパターン発生制御装置により、第４図のように格
納されたテストパターンのストレートパターンの発生や
全ビン並列パターンの発生も可能である。またループや
ジャンプによるテストパターンの発生も同様に行うこと
ができる。
プ数を軽減でき、かつ書込み制御器１６−１〜１６−４
が不要となってハードウェアが少なくてすむ。なおこの
テストパターン発生制御装置により、第４図のように格
納されたテストパターンのストレートパターンの発生や
全ビン並列パターンの発生も可能である。またループや
ジャンプによるテストパターンの発生も同様に行うこと
ができる。
なお上記各実施例はロジックテスタにおけるテストパタ
ーン発生のみでなく、メモリテスタにおけるテストパタ
ーン発生等にも同様に利用できる。
ーン発生のみでなく、メモリテスタにおけるテストパタ
ーン発生等にも同様に利用できる。
またパターンメモリの１列または１ブロツクを被試験デ
バイスの１ビンまたは複数ビンごとに対応して分割配置
している形態のテスタにおいても同様の効果がえられる
のみでなく、各ビンごとに独立したテストパターンの発
生とホールド（前のパターンデータの保持）機能を実時
間で制御できる。
バイスの１ビンまたは複数ビンごとに対応して分割配置
している形態のテスタにおいても同様の効果がえられる
のみでなく、各ビンごとに独立したテストパターンの発
生とホールド（前のパターンデータの保持）機能を実時
間で制御できる。
以上のように本発明の実施例によれば、パターンメモリ
に格納されるテストパターンデータをテストパターンの
種類別に整列配置して使用するとともに、パターンメモ
リ内のテストパターンデータをテストパターンの種類ご
とに独立してアクセスできるので、小容量のパターンメ
モリとテストシーケンスメモリで長大なテストパターン
を発生させることが可能となりかつ高速化も可能となる
。
に格納されるテストパターンデータをテストパターンの
種類別に整列配置して使用するとともに、パターンメモ
リ内のテストパターンデータをテストパターンの種類ご
とに独立してアクセスできるので、小容量のパターンメ
モリとテストシーケンスメモリで長大なテストパターン
を発生させることが可能となりかつ高速化も可能となる
。
以上に説明したように本発明によれば、テストパターン
発生用のシーケンス情報を通常の場合で従来の数１０分
の１程度に圧縮できるため、高速性を要求されるテスト
シーケンスメモリドパターンメモＩＪ ｔ−小容量のも
ので使用可能にするうえ、テストパターン情報も従来の
約数１０分の１程度に圧縮した形態でパターンメモリに
格納してパターンの種類別に独立してアクセスできるた
め、格段に少ないメモリ容量で被試験デバイスのテスト
パターン金発生することができる。
発生用のシーケンス情報を通常の場合で従来の数１０分
の１程度に圧縮できるため、高速性を要求されるテスト
シーケンスメモリドパターンメモＩＪ ｔ−小容量のも
ので使用可能にするうえ、テストパターン情報も従来の
約数１０分の１程度に圧縮した形態でパターンメモリに
格納してパターンの種類別に独立してアクセスできるた
め、格段に少ないメモリ容量で被試験デバイスのテスト
パターン金発生することができる。
第１図は本発明によるテストパターン発生制御装置の一
実施例を示す回路構成図、第２図は同じく他の実施例を
示す回路構成図、第３図は本発明の対象とするテストデ
バイスを例示する分割回路図、第４図はパターンメモリ
のテストパターンを例示する説明図、第５図は第４図の
テストパターンの発生順序を示す説明図、第６図は本発
明によるパターンメモリのテストパターンの一実施例を
示す説明図、第７図は第６図のテストパターンの発生順
序を示す説明図である。 １０・・・プログラムカウンタ、１１・・・テストシー
ケンスメモリ、１２・・・アドレス演算部、１３・・・
制御部、１４−１〜１４−４・・・アドレスレジスタ、
１５・・・レジスタ選択器、１６−１〜１６−４・・・
書込み制御器、１７・・・パターンメモリ、１８・・・
メモリ選択器、ＳＩ・・・スキャンインビン、ＳＯ・・
・スキャンアウトビン、ＰＩ・・・プライマリ入力ビン
、ＰＯ・・・プライマリ出力ビン。
実施例を示す回路構成図、第２図は同じく他の実施例を
示す回路構成図、第３図は本発明の対象とするテストデ
バイスを例示する分割回路図、第４図はパターンメモリ
のテストパターンを例示する説明図、第５図は第４図の
テストパターンの発生順序を示す説明図、第６図は本発
明によるパターンメモリのテストパターンの一実施例を
示す説明図、第７図は第６図のテストパターンの発生順
序を示す説明図である。 １０・・・プログラムカウンタ、１１・・・テストシー
ケンスメモリ、１２・・・アドレス演算部、１３・・・
制御部、１４−１〜１４−４・・・アドレスレジスタ、
１５・・・レジスタ選択器、１６−１〜１６−４・・・
書込み制御器、１７・・・パターンメモリ、１８・・・
メモリ選択器、ＳＩ・・・スキャンインビン、ＳＯ・・
・スキャンアウトビン、ＰＩ・・・プライマリ入力ビン
、ＰＯ・・・プライマリ出力ビン。
Claims (1)
- 【特許請求の範囲】 １、テストパターンの種類に応じて専用または分割した
パターンメモリに独立に各種パターンデータを順次記憶
させておき、テストパターンの種類ごとに上記パターン
メモリの読出しアドレスの制御を独立してパターンプロ
セッサにより行うテストパターン発生制御方法。 ２、テストパターンの種類に応じて専用または分割した
メモリブロックに独立に各種パターンデータを順次記憶
させたパターンメモリと、テストパターンを発生するシ
ーケンス情報にテストパターンの種類を識別する制御情
報を付加した情報手段と、該情報にもとづき上記パター
ンメモリの読出しアドレス制御をパターンプロセッサに
より行うさいにパターンの種類ごとに独立して上記メモ
リブロックの切分け制御を行うメモリ選択器とを備えた
テストパターン発生制御装置。 ３、テストパターンの種類に応じて専用または分割した
メモリブロックに独立に各種パターンデータを順次記憶
させたパターンメモリと、テストパターンを発生するシ
ーケンス情報にテストパターンの種類を識別する制御情
報を付加した情報手段と、該情報にもとづき上記パター
ンメモリの読出しアドレス制御をパターンプロセッサに
より行うさいにテストパターンの種類ごとに独立して上
記メモリブロックの切分け制御を行うアドレスレジスタ
選択器および書込み制御器とを備えたテストパターン発
生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60041902A JPS61201343A (ja) | 1985-03-05 | 1985-03-05 | テストパタ−ン発生制御方法及びその装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60041902A JPS61201343A (ja) | 1985-03-05 | 1985-03-05 | テストパタ−ン発生制御方法及びその装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61201343A true JPS61201343A (ja) | 1986-09-06 |
Family
ID=12621213
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60041902A Pending JPS61201343A (ja) | 1985-03-05 | 1985-03-05 | テストパタ−ン発生制御方法及びその装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61201343A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1990004228A1 (en) * | 1988-10-11 | 1990-04-19 | Advantest Corporation | Pattern generator |
| WO2005008263A1 (ja) * | 2003-07-22 | 2005-01-27 | Advantest Corporation | パターン発生器、及び試験装置 |
-
1985
- 1985-03-05 JP JP60041902A patent/JPS61201343A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1990004228A1 (en) * | 1988-10-11 | 1990-04-19 | Advantest Corporation | Pattern generator |
| US5127010A (en) * | 1988-10-11 | 1992-06-30 | Advantest Corporation | Pattern generator |
| WO2005008263A1 (ja) * | 2003-07-22 | 2005-01-27 | Advantest Corporation | パターン発生器、及び試験装置 |
| EP1662265A1 (en) * | 2003-07-22 | 2006-05-31 | Advantest Corporation | Pattern generation device and test device |
| EP1662265A4 (en) * | 2003-07-22 | 2006-11-29 | Advantest Corp | DEVICE FOR GENERATING PATTERNS AND DEVICE FOR TESTING |
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