JP2000074997A - Ｉｃ試験装置及び複合ｉｃ試験装置 - Google Patents
Ｉｃ試験装置及び複合ｉｃ試験装置Info
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- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31903—Tester hardware, i.e. output processing circuits tester configuration
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Abstract
(57)【要約】
【課題】 多ピンのＩＣを安価に試験することができる
ＩＣ試験装置を提供する。 【解決手段】 汎用のＩＣ試験装置に制御器とテストバ
スとを切り離す切離手段１１２と、原クロック停止手段
１１５と、バス接続手段１１３とを設け、このバス接続
手段１１３によって複数のＩＣ試験装置のテストバスを
共通接続し、その共通接続したテストバスに何れか一つ
のＩＣ試験装置の制御器を接続し、他の制御器は切離
し、接続した制御器によって全てのＩＣ試験装置のタイ
ミング発生器、パターン発生器、論理比較器、不良解析
メモリ、電圧発生器の全てを制御し、多ピンのＩＣを試
験することができる複合ＩＣ試験装置を提案する。
ＩＣ試験装置を提供する。 【解決手段】 汎用のＩＣ試験装置に制御器とテストバ
スとを切り離す切離手段１１２と、原クロック停止手段
１１５と、バス接続手段１１３とを設け、このバス接続
手段１１３によって複数のＩＣ試験装置のテストバスを
共通接続し、その共通接続したテストバスに何れか一つ
のＩＣ試験装置の制御器を接続し、他の制御器は切離
し、接続した制御器によって全てのＩＣ試験装置のタイ
ミング発生器、パターン発生器、論理比較器、不良解析
メモリ、電圧発生器の全てを制御し、多ピンのＩＣを試
験することができる複合ＩＣ試験装置を提案する。
Description
【０００１】
【発明の属する技術分野】この発明は各種の半導体集積
回路素子、つまりＩＣを試験するＩＣ試験装置及び複数
のＩＣ試験装置を複合させて大規模のＩＣ（ピン数の多
いＩＣ）を試験することができるように構成した複合Ｉ
Ｃ試験装置に関する。
回路素子、つまりＩＣを試験するＩＣ試験装置及び複数
のＩＣ試験装置を複合させて大規模のＩＣ（ピン数の多
いＩＣ）を試験することができるように構成した複合Ｉ
Ｃ試験装置に関する。
【０００２】
【従来の技術】図４に従来から用いられている一般的な
ＩＣ試験装置の概略の構成を示す。図中１００はＩＣ試
験装置の全体を指す。２００はテストヘッドを示す。テ
ストヘッド２００にはＩＣソケットが実装され、このＩ
Ｃソケットに被試験ＩＣ３００が装着され、ＩＣソケッ
トを通じて被試験ＩＣ３００をＩＣ試験装置１００に電
気的に接続し、被試験ＩＣ３００を試験する。
ＩＣ試験装置の概略の構成を示す。図中１００はＩＣ試
験装置の全体を指す。２００はテストヘッドを示す。テ
ストヘッド２００にはＩＣソケットが実装され、このＩ
Ｃソケットに被試験ＩＣ３００が装着され、ＩＣソケッ
トを通じて被試験ＩＣ３００をＩＣ試験装置１００に電
気的に接続し、被試験ＩＣ３００を試験する。
【０００３】ＩＣ試験装置１００は制御器１０１と、タ
イミング発生器１０２，パターン発生器１０３，波形フ
ォーマッタ１０４，ドライバ１０５，コンパレータ１０
６，論理比較器１０７，不良解析メモリ１０８，電圧発
生器１０９等によって構成される。制御器１０１はコン
ピュータシステムによって構成され、制御器１０１とタ
イミング発生器１０２，パターン発生器１０３，波形フ
ォーマッタ１０４，論理比較器１０７，不良解析メモリ
１０８，電圧発生器１０９等とはテスタバス１１１を通
じて接続され、制御器１０１から出力される制御指令に
従って、これらタイミング発生器１０２，パターン発生
器１０３，波形フォーマッタ１０４，論理比較器１０
７，不良解析メモリ１０８，電圧発生器１０９が端末と
して動作し、被試験ＩＣ３００を試験する。
イミング発生器１０２，パターン発生器１０３，波形フ
ォーマッタ１０４，ドライバ１０５，コンパレータ１０
６，論理比較器１０７，不良解析メモリ１０８，電圧発
生器１０９等によって構成される。制御器１０１はコン
ピュータシステムによって構成され、制御器１０１とタ
イミング発生器１０２，パターン発生器１０３，波形フ
ォーマッタ１０４，論理比較器１０７，不良解析メモリ
１０８，電圧発生器１０９等とはテスタバス１１１を通
じて接続され、制御器１０１から出力される制御指令に
従って、これらタイミング発生器１０２，パターン発生
器１０３，波形フォーマッタ１０４，論理比較器１０
７，不良解析メモリ１０８，電圧発生器１０９が端末と
して動作し、被試験ＩＣ３００を試験する。
【０００４】被試験ＩＣ３００の試験は以下の如くして
行われる。パターン発生器１０３は制御器１０１に格納
されているテストプログラムに従ってパターン発生順序
を記憶し、その記憶に従って試験パターンデータを出力
する。タイミング発生器１０２は制御器１０１に格納さ
れているテストプログラムに従ってテスト周期ごとに出
力するタイミングデータを記憶し、その記憶に従って各
テスト周期ごとにクロックパルスを出力する。
行われる。パターン発生器１０３は制御器１０１に格納
されているテストプログラムに従ってパターン発生順序
を記憶し、その記憶に従って試験パターンデータを出力
する。タイミング発生器１０２は制御器１０１に格納さ
れているテストプログラムに従ってテスト周期ごとに出
力するタイミングデータを記憶し、その記憶に従って各
テスト周期ごとにクロックパルスを出力する。
【０００５】波形フォーマッタ１０４はパターン発生器
１０３が出力するパターンデータとタイミング発生器１
０２が出力するクロックパルスに従って論理波形の立上
がりのタイミング及び立下りのタイミングを規定し、Ｈ
（１）論理及びＬ（φ）論理に変化する実波形を持つ試
験パターン信号を発生する。ドライバ１０５は波形フォ
ーマッタ１０４が出力する試験パターン信号の振幅を所
望の振幅（Ｈ（１）論理の電圧ＶＩＨ，Ｌ（φ）論理の
電圧ＶＩＬ）に規定してテストヘッド２００に伝送し、
被試験ＩＣ３００を駆動する。
１０３が出力するパターンデータとタイミング発生器１
０２が出力するクロックパルスに従って論理波形の立上
がりのタイミング及び立下りのタイミングを規定し、Ｈ
（１）論理及びＬ（φ）論理に変化する実波形を持つ試
験パターン信号を発生する。ドライバ１０５は波形フォ
ーマッタ１０４が出力する試験パターン信号の振幅を所
望の振幅（Ｈ（１）論理の電圧ＶＩＨ，Ｌ（φ）論理の
電圧ＶＩＬ）に規定してテストヘッド２００に伝送し、
被試験ＩＣ３００を駆動する。
【０００６】コンパレータ１０６は被試験ＩＣ３００が
出力する応答出力信号の論理値が正規の電圧値を持つか
否かを判定する。つまり、Ｈ論理の電圧が規定の電圧値
ＶＯＨ以上の値を示すか、及びＬ論理の電圧が規定の電
圧値ＶＯＬ以下かを判定する。判定結果が不良であれ
ば、その判定結果にＨ論理が出力される。コンパレータ
１０６の判定出力は論理比較器１０７に入力され、論理
比較器１０７でパターン発生器１０３から与えられる期
待値パターンと比較し、被試験ＩＣ３００が正常な応答
信号を出力したか否かを判定する。
出力する応答出力信号の論理値が正規の電圧値を持つか
否かを判定する。つまり、Ｈ論理の電圧が規定の電圧値
ＶＯＨ以上の値を示すか、及びＬ論理の電圧が規定の電
圧値ＶＯＬ以下かを判定する。判定結果が不良であれ
ば、その判定結果にＨ論理が出力される。コンパレータ
１０６の判定出力は論理比較器１０７に入力され、論理
比較器１０７でパターン発生器１０３から与えられる期
待値パターンと比較し、被試験ＩＣ３００が正常な応答
信号を出力したか否かを判定する。
【０００７】論理比較器１０７の比較結果は不良解析メ
モリ１０８に取り込まれ、不良が発生した場合は不良パ
ターンアドレスと不良ピンの出力論理データとその時の
期待値データを記憶し、ＬＳＩ評価に利用される。電圧
発生器１０９は制御器１０１から送られて来た設定値に
応じてドライバ１０５に与える振幅電圧ＶＩＨ，ＶＩＬ
と、コンパレータ１０９に与える比較電圧ＶＯＨ，ＶＯ
Ｌを発生し、被試験ＩＣ３００の規格に合致した振幅値
を持つ駆動信号を発生させると共に、被試験ＩＣ３００
の規格に合致した電圧の論理値を持っているか否かを判
定できるように構成される。
モリ１０８に取り込まれ、不良が発生した場合は不良パ
ターンアドレスと不良ピンの出力論理データとその時の
期待値データを記憶し、ＬＳＩ評価に利用される。電圧
発生器１０９は制御器１０１から送られて来た設定値に
応じてドライバ１０５に与える振幅電圧ＶＩＨ，ＶＩＬ
と、コンパレータ１０９に与える比較電圧ＶＯＨ，ＶＯ
Ｌを発生し、被試験ＩＣ３００の規格に合致した振幅値
を持つ駆動信号を発生させると共に、被試験ＩＣ３００
の規格に合致した電圧の論理値を持っているか否かを判
定できるように構成される。
【０００８】図４に示した構成は、被試験ＩＣ３００の
１ピン分の構成である。一般にＩＣ試験装置１００はこ
の構成を例えば５１２ピン分装備し、この５１２ピン分
のチャンネルを利用してＩＣを試験している。図４に示
したタイミング発生器１０２，パターン発生器１０３，
波形フォーマッタ１０４，論理比較器１０７，不良解析
メモリ１０８，電圧発生器１０９はそれぞれテスタバス
１１１に接続された端末として取り扱われる。従って、
ＩＣ試験装置１００の全体の構成を階層構造で表記する
と、図５に示すように表記することができる。
１ピン分の構成である。一般にＩＣ試験装置１００はこ
の構成を例えば５１２ピン分装備し、この５１２ピン分
のチャンネルを利用してＩＣを試験している。図４に示
したタイミング発生器１０２，パターン発生器１０３，
波形フォーマッタ１０４，論理比較器１０７，不良解析
メモリ１０８，電圧発生器１０９はそれぞれテスタバス
１１１に接続された端末として取り扱われる。従って、
ＩＣ試験装置１００の全体の構成を階層構造で表記する
と、図５に示すように表記することができる。
【０００９】図示するように試験可能なピン数は主に波
形フォーマッタ１０４と論理比較器１０７が持つチャン
ネル容量によって決定され、或る有限値例えば５１２ピ
ンに制限される。
形フォーマッタ１０４と論理比較器１０７が持つチャン
ネル容量によって決定され、或る有限値例えば５１２ピ
ンに制限される。
【００１０】
【発明が解決しようとする課題】従来のＩＣ試験装置１
００は装備した波形フォーマッタ１０４と、論理比較器
１０７のチャンネル容量によって試験可能なピン数が決
定される。これに対し現状はＩＣの種類も増加の傾向に
あり、また規模も拡大する傾向にある。特にロジック回
路とメモリとを共存させた混在ＩＣの場合にはロジック
用のピン数は１２００ピン程度、メモリ用のピン数は１
００ピン、合計で例えば１３００ピン程度となる。
００は装備した波形フォーマッタ１０４と、論理比較器
１０７のチャンネル容量によって試験可能なピン数が決
定される。これに対し現状はＩＣの種類も増加の傾向に
あり、また規模も拡大する傾向にある。特にロジック回
路とメモリとを共存させた混在ＩＣの場合にはロジック
用のピン数は１２００ピン程度、メモリ用のピン数は１
００ピン、合計で例えば１３００ピン程度となる。
【００１１】このようにピン数が多いＩＣを試験する場
合は、特別に多ピン用のＩＣ試験装置が必要となる。現
状では１３００ピン程度のピン数を持つＩＣを試験する
ことができるＩＣ試験装置は存在するが、そのＩＣ試験
装置は極めて高価である欠点がある。この発明の目的
は、通常は汎用のＩＣ試験装置として用いることがで
き、しかも多ピンのＩＣでも試験することができる多ピ
ン用ＩＣ試験装置に転用できる構造としたＩＣ試験装置
を提供しようとするものである。
合は、特別に多ピン用のＩＣ試験装置が必要となる。現
状では１３００ピン程度のピン数を持つＩＣを試験する
ことができるＩＣ試験装置は存在するが、そのＩＣ試験
装置は極めて高価である欠点がある。この発明の目的
は、通常は汎用のＩＣ試験装置として用いることがで
き、しかも多ピンのＩＣでも試験することができる多ピ
ン用ＩＣ試験装置に転用できる構造としたＩＣ試験装置
を提供しようとするものである。
【００１２】
【課題を解決するための手段】この発明の請求項１では
汎用のＩＣ試験装置において、制御器とテスタバスとを
切り離す切離手段と、制御器から切り離されたテスタバ
スに他のＩＣ試験装置のテスタバスを接続するバス接続
手段と、各ＩＣ試験装置に設けられるタイミング発生器
の原クロック発振器の動作を停止させる原クロック停止
手段と、テスタの同期をとる同期手段とを設けた構成の
ＩＣ試験装置を提案する。
汎用のＩＣ試験装置において、制御器とテスタバスとを
切り離す切離手段と、制御器から切り離されたテスタバ
スに他のＩＣ試験装置のテスタバスを接続するバス接続
手段と、各ＩＣ試験装置に設けられるタイミング発生器
の原クロック発振器の動作を停止させる原クロック停止
手段と、テスタの同期をとる同期手段とを設けた構成の
ＩＣ試験装置を提案する。
【００１３】この請求項１で提案したＩＣ試験装置を用
いることにより、以下に示す多ピンのＩＣを試験するこ
とができる複合ＩＣ試験装置を構成することができる。
つまり、請求項１で提案したＩＣ試験装置を複数用意
し、その中の１台を制御器とテスタバスとを接続して正
規のモードで動作する主ＩＣ試験装置と定め、他のＩＣ
試験装置は制御器とテスタバスとを切離し、更にタイミ
ング発生器の原クロック発振器を停止した状態に設定し
た副ＩＣ試験装置と定め、主ＩＣ試験装置のテスタバス
に副ＩＣ試験装置のテスタバスを接続し、主ＩＣ試験装
置の制御器によって主ＩＣ試験装置を構成する各端末
と、副ＩＣ試験装置を構成する各端末とを制御して動作
させ、主ＩＣ試験装置の試験可能なピン数と、副ＩＣ試
験装置の試験可能なピン数の総和を試験可能なピン数と
した複合ＩＣ試験装置を提案する。
いることにより、以下に示す多ピンのＩＣを試験するこ
とができる複合ＩＣ試験装置を構成することができる。
つまり、請求項１で提案したＩＣ試験装置を複数用意
し、その中の１台を制御器とテスタバスとを接続して正
規のモードで動作する主ＩＣ試験装置と定め、他のＩＣ
試験装置は制御器とテスタバスとを切離し、更にタイミ
ング発生器の原クロック発振器を停止した状態に設定し
た副ＩＣ試験装置と定め、主ＩＣ試験装置のテスタバス
に副ＩＣ試験装置のテスタバスを接続し、主ＩＣ試験装
置の制御器によって主ＩＣ試験装置を構成する各端末
と、副ＩＣ試験装置を構成する各端末とを制御して動作
させ、主ＩＣ試験装置の試験可能なピン数と、副ＩＣ試
験装置の試験可能なピン数の総和を試験可能なピン数と
した複合ＩＣ試験装置を提案する。
【００１４】この発明の請求項１で提案したＩＣ試験装
置によれば、通常は例えば５１２ピンを試験可能なピン
数とする汎用のＩＣ試験装置として利用することができ
る。これに対しピン数の多いＩＣを試験しようとする場
合には、主ＩＣ試験装置に対し、副ＩＣ試験装置を接続
することにより、多数のチャンネルを備えた複合ＩＣ試
験装置を構成することができる。
置によれば、通常は例えば５１２ピンを試験可能なピン
数とする汎用のＩＣ試験装置として利用することができ
る。これに対しピン数の多いＩＣを試験しようとする場
合には、主ＩＣ試験装置に対し、副ＩＣ試験装置を接続
することにより、多数のチャンネルを備えた複合ＩＣ試
験装置を構成することができる。
【００１５】従って、ＩＣの開発に当たって、ＩＣのピ
ン数はそれを測定するＩＣ試験装置のテスト可能なピン
数によって制限されるが、この発明によりＩＣ試験装置
のピン数を意識しないＩＣの開発が可能となる。
ン数はそれを測定するＩＣ試験装置のテスト可能なピン
数によって制限されるが、この発明によりＩＣ試験装置
のピン数を意識しないＩＣの開発が可能となる。
【００１６】
【発明の実施の形態】図１にこの発明の請求項１で提案
したＩＣ試験装置の構成を示す。図５と対応する部分に
は同一符号を付し、その重複説明は省略するが、この発
明では各ＩＣ試験装置１００において、制御器１０１を
テスタバス１１１から切り離す切離手段１１２と、テス
タバス１１１を他のＩＣ試験装置のテスタバス１１１に
接続するバス接続手段１１３と、タイミング発生器１０
２に設けられる原クロック発生器１１４の発振動作を停
止させる原クロック停止手段１１５と、主ＩＣ試験装置
として動作するＩＣ試験装置の例えばタイミング発生器
１０２から同期信号を取り出す同期制御線１１６と、各
ＩＣ試験装置１００に設けた同期制御線１１６の相互を
接続する同期制御線接続手段１１７とを設けた構成とし
たものである。
したＩＣ試験装置の構成を示す。図５と対応する部分に
は同一符号を付し、その重複説明は省略するが、この発
明では各ＩＣ試験装置１００において、制御器１０１を
テスタバス１１１から切り離す切離手段１１２と、テス
タバス１１１を他のＩＣ試験装置のテスタバス１１１に
接続するバス接続手段１１３と、タイミング発生器１０
２に設けられる原クロック発生器１１４の発振動作を停
止させる原クロック停止手段１１５と、主ＩＣ試験装置
として動作するＩＣ試験装置の例えばタイミング発生器
１０２から同期信号を取り出す同期制御線１１６と、各
ＩＣ試験装置１００に設けた同期制御線１１６の相互を
接続する同期制御線接続手段１１７とを設けた構成とし
たものである。
【００１７】ＩＣ試験装置１００を通常のＩＣ試験装置
として動作させる場合は、切離手段１１２をオンの状態
に設定し、制御器１０１にテスタバス１１１を接続した
状態に維持する。原クロック停止手段１１５をオフの状
態に設定し、原クロック発生器１１４を発振状態に維持
する。この状態でＩＣ試験装置１００は単独でＩＣを試
験することができる。
として動作させる場合は、切離手段１１２をオンの状態
に設定し、制御器１０１にテスタバス１１１を接続した
状態に維持する。原クロック停止手段１１５をオフの状
態に設定し、原クロック発生器１１４を発振状態に維持
する。この状態でＩＣ試験装置１００は単独でＩＣを試
験することができる。
【００１８】一方、複合ＩＣ試験装置として動作させる
には、例えば図２に示すように４台のＩＣ試験装置のバ
ス接続手段１１３に外部バスケーブル１１８を接続し、
各ＩＣ試験装置１００のテスタバス１１１を共通接続す
る。これと共に、各同期制御線接続手段１１６も外部同
期ケーブル１１９で共通接続し、主ＩＣ試験装置１００
Ａと定めたＩＣ試験装置のタイミング発生器１０２から
同期信号を副ＩＣ試験装置１００Ｂ，１００Ｃ，１００
Ｄと定めたタイミング発生器１０２に伝達し、主ＩＣ試
験装置１００Ａと他の副ＩＣ試験装置１００Ｂ，１００
Ｃ，１００Ｄを同期させて動作させる。
には、例えば図２に示すように４台のＩＣ試験装置のバ
ス接続手段１１３に外部バスケーブル１１８を接続し、
各ＩＣ試験装置１００のテスタバス１１１を共通接続す
る。これと共に、各同期制御線接続手段１１６も外部同
期ケーブル１１９で共通接続し、主ＩＣ試験装置１００
Ａと定めたＩＣ試験装置のタイミング発生器１０２から
同期信号を副ＩＣ試験装置１００Ｂ，１００Ｃ，１００
Ｄと定めたタイミング発生器１０２に伝達し、主ＩＣ試
験装置１００Ａと他の副ＩＣ試験装置１００Ｂ，１００
Ｃ，１００Ｄを同期させて動作させる。
【００１９】図２に示す例では、１番左側のＩＣ試験装
置を主ＩＣ試験装置１００Ａと定め、他のＩＣ試験装置
を副ＩＣ試験装置１００Ｂ，１００Ｃ，１００Ｄと定め
た場合を示す。主ＩＣ試験装置１００Ａと定めたＩＣ試
験装置では、切離手段１１２をオンの状態に設定し、テ
スタバス１１１を制御器１０１に接続した状態に維持す
る。これと共に原クロック停止手段１１５はオフの状態
に設定し、タイミング発生器１０２の原クロック発生器
１１４（図１参照）を動作状態に維持させる。
置を主ＩＣ試験装置１００Ａと定め、他のＩＣ試験装置
を副ＩＣ試験装置１００Ｂ，１００Ｃ，１００Ｄと定め
た場合を示す。主ＩＣ試験装置１００Ａと定めたＩＣ試
験装置では、切離手段１１２をオンの状態に設定し、テ
スタバス１１１を制御器１０１に接続した状態に維持す
る。これと共に原クロック停止手段１１５はオフの状態
に設定し、タイミング発生器１０２の原クロック発生器
１１４（図１参照）を動作状態に維持させる。
【００２０】副ＩＣ試験装置１００Ｂ，１００Ｃ，１０
０Ｄと定めたＩＣ試験装置では、切離手段１１２をオフ
に設定し、制御器１０１からテスタバス１１１を切り離
すと共に、原クロック停止手段１１５をオンの状態に設
定し、原クロック発生器１１４の動作を停止させる。以
上の構成により、各ＩＣ試験装置の端末として接続され
ているタイミング発生器１０２，パターン発生器１０
３，波形フォーマッタ１０４，論理比較器１０７，不良
解析メモリ１０８，電圧発生器１０９は主ＩＣ試験装置
１００Ａの制御器１０１によって制御され、同一のテス
トプログラムに従って試験を実行することができる。
０Ｄと定めたＩＣ試験装置では、切離手段１１２をオフ
に設定し、制御器１０１からテスタバス１１１を切り離
すと共に、原クロック停止手段１１５をオンの状態に設
定し、原クロック発生器１１４の動作を停止させる。以
上の構成により、各ＩＣ試験装置の端末として接続され
ているタイミング発生器１０２，パターン発生器１０
３，波形フォーマッタ１０４，論理比較器１０７，不良
解析メモリ１０８，電圧発生器１０９は主ＩＣ試験装置
１００Ａの制御器１０１によって制御され、同一のテス
トプログラムに従って試験を実行することができる。
【００２１】４台のＩＣ試験装置を複合させた場合は、
図３に示すように複合したテストヘッド２００Ａ，２０
０Ｂ，２００Ｃ，２００Ｄにより試験が可能なピン数は
この例では４倍に変化する。つまり、主ＩＣ試験装置１
００Ａが１〜５１２チャンネルを受持ち、副ＩＣ試験装
置１００Ｂは５１３〜１０２４チャンネルを受持ち、副
ＩＣ試験装置１００Ｃは１０２５〜１５３６チャンネル
を受持ち、副ＩＣ試験装置１００Ｄは１５３７〜２０４
８チャンネルを受持ち、合わせて２０４８ピンの試験を
実行することができる。
図３に示すように複合したテストヘッド２００Ａ，２０
０Ｂ，２００Ｃ，２００Ｄにより試験が可能なピン数は
この例では４倍に変化する。つまり、主ＩＣ試験装置１
００Ａが１〜５１２チャンネルを受持ち、副ＩＣ試験装
置１００Ｂは５１３〜１０２４チャンネルを受持ち、副
ＩＣ試験装置１００Ｃは１０２５〜１５３６チャンネル
を受持ち、副ＩＣ試験装置１００Ｄは１５３７〜２０４
８チャンネルを受持ち、合わせて２０４８ピンの試験を
実行することができる。
【００２２】
【発明の効果】以上説明したように、この発明の請求項
１で提案したＩＣ試験装置によれば、平素は汎用のＩＣ
試験装置として利用できる外に、多ピンのＩＣを試験し
たい場合には、請求項２で提案する複合ＩＣ試験装置と
して動作させることができる。また、この複合ＩＣ試験
装置によれば試験可能なピン数を複合したＩＣ試験装置
の台数に応じて倍増させることができる。この結果、特
別に多ピン用として開発された高価なＩＣ試験装置を用
意しなくても多ピンのＩＣを試験することができること
になり、利用者の経済的な負担が軽減され、その効果は
実用に供して頗る大である。
１で提案したＩＣ試験装置によれば、平素は汎用のＩＣ
試験装置として利用できる外に、多ピンのＩＣを試験し
たい場合には、請求項２で提案する複合ＩＣ試験装置と
して動作させることができる。また、この複合ＩＣ試験
装置によれば試験可能なピン数を複合したＩＣ試験装置
の台数に応じて倍増させることができる。この結果、特
別に多ピン用として開発された高価なＩＣ試験装置を用
意しなくても多ピンのＩＣを試験することができること
になり、利用者の経済的な負担が軽減され、その効果は
実用に供して頗る大である。
【図１】この発明の請求項１で提案したＩＣ試験装置の
構成を説明するためのブロック図。
構成を説明するためのブロック図。
【図２】この発明の請求項２で提案した複合ＩＣ試験装
置の構成を説明するためのブロック図。
置の構成を説明するためのブロック図。
【図３】図２に示した複合ＩＣ試験装置の配置及びこの
複合ＩＣ試験装置に接続される複合テストヘッドの状況
を説明するための平面図。
複合ＩＣ試験装置に接続される複合テストヘッドの状況
を説明するための平面図。
【図４】従来のＩＣ試験装置の概要を説明するためのブ
ロック図。
ロック図。
【図５】図４に示したブロック図を階層構造で表記した
ブロック図。
ブロック図。
１００Ａ 主ＩＣ試験装置 １００Ｂ，１００Ｃ，１００Ｄ 副ＩＣ試験装置 １０１ 制御器 １０２ タイミング発生器 １０３ パターン発生器 １０４ 波形フォーマッタ １０５ ドライバ １０６ コンパレータ １０７ 論理比較器 １０８ 不良解析メモリ １０９ 電圧発生器 １１１ テスタバス １１２ 切離手段 １１３ バス接続手段 １１４ 原クロック発生器 １１５ 原クロック停止手段 １１６ 同期制御線 １１７ 同期制御線接続手段 １１８ 外部バスケーブル １１９ 外部同期ケーブル ２００ テストヘッド ３００ 被試験ＩＣ
Claims (2)
- 【請求項１】 コンピュータシステムによって構成され
る制御器と、この制御器に接続されたテスタバスと、こ
のテスタバスに接続され、テスタバスを通じて上記制御
器から送られてくる制御命令、データ等を授受する複数
の端末とを具備して構成されるＩＣ試験装置において、 上記制御器と上記テスタバスとを切り離す切離手段と、 上記制御器から切り離された上記テスタバスに他のＩＣ
試験装置のテスタバスを接続するバス接続手段と、 各ＩＣ試験装置に設けられるタイミング発生器の各原ク
ロック発振器の動作を停止させる原クロック停止手段
と、 各テスタの同期をとる同期手段と、を設けた構成とした
ことを特徴とするＩＣ試験装置。 - 【請求項２】 請求項１記載のＩＣ試験装置において、
１台のＩＣ試験装置は、上記制御器とテスタバスとが接
続されて正規のモードで動作する主ＩＣ試験装置とさ
れ、他のＩＣ試験装置は上記制御器とテスタバスが切り
離され、更にタイミング発生器の原クロック発振器が停
止状態に制御された副ＩＣ試験装置とされ、上記主ＩＣ
試験装置のテスタバスに上記副ＩＣ試験装置のテスタバ
スを接続し、上記主ＩＣ試験装置の制御器によって上記
副ＩＣ試験装置を動作させ、上記主ＩＣ試験装置の試験
可能なピン数と、上記副ＩＣ試験装置の試験可能なピン
数の総和を試験可能なピン数としたことを特徴とする複
合ＩＣ試験装置。
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