JP2010101771A - 半導体試験装置、半導体試験方法および半導体試験プログラム - Google Patents

Abstract

【課題】ハードウェアエラーが発生したとしても、装置構成を複雑化することなく、装置の非稼働時間を短縮させることを目的とする。
【解決手段】ＤＵＴ１の試験を行うための半導体試験装置であって、ＤＵＴ１に接続して試験を行うためのテストチャネルを複数備えるテスタ部２と、テストチャネルのうち何れかのテストチャネルが故障したときに、故障したテストチャネルに接続可能なテストチャネルのうち未使用且つ正常なテストチャネルに接続を切り替える制御を行うハードウェア制御部２１を備えるテスタ管理部３とを備えている。ＤＵＴ１が故障したとしても、故障したテストチャネルを未使用且つ正常なテストチャネルに切り替えることにより、処理を終了して復旧処理を行うことなく、試験を行うことができる。
【選択図】 図１

Description

本発明は被試験デバイスの試験を行う半導体試験装置、半導体試験方法および半導体試験プログラムに関するものである。

被試験デバイス（以下、ＤＵＴ）に対して所定の波形を入力して測定する試験、またはＤＵＴに対して所定の電圧にて電源を印加して測定する試験を行う半導体試験装置が従来から知られている。図９を用いて、従来の半導体試験装置について説明する。図９における半導体試験装置は、主にＤＵＴ１０１とテスタ部１０２とテスタ管理部１０３とテストプログラム記憶部１０４と診断プログラム記憶部１０５とを備えて概略構成されている。

ＤＵＴ１０１はメモリやＩＣ、ＬＳＩ等の被試験デバイスであり、複数の接続ピンを備えている。当該接続ピンとテスタ部１０２とを電気的に接続することにより、ＤＵＴ１０１の試験が行われる。

テスタ部１０２はＤＵＴ１０１の試験を行うハードウェア機構であり、波形生成判定部１１１と電源供給部１１２と電流電圧測定部１１３とリレーマトリクス部１１４とを備えて概略構成されている。波形生成判定部１１１はＤＵＴ１０１に対して波形を入力して、ＤＵＴ１０１から出力された波形に基づいて良否判定を行う。電源供給部１１２はＤＵＴ１０１に対して所定の電圧にて電源を供給するためのものであり、電流電圧測定部１１３はＤＵＴ１０１からの出力電圧または出力電流を測定するものである。

波形生成判定部１１１と電源供給部１１２と電流電圧測定部１１３とは、それぞれ複数のテストチャネルを備えており、各テストチャネルがそれぞれ波形の入出力、電源の供給或いは電圧・電流の測定を行っている。各テストチャネルにはＤＵＴ１０１と接続するための接続経路が設けられており、ＤＵＴ１０１の接続ピンとテストチャネルからの接続経路とが接続される。そして、各テストチャネルの接続経路は経路合流ラインにより接続されており、各テストチャネルが接続された状態にすることができる。波形生成判定部１１１の各テストチャネルを結ぶ経路合流ラインは波形合成ラインとして波形生成判定部１１１の内部に備えられている。波形合成ラインにより波形を合成することにより、ＤＵＴ１０１に対してインターリーブされた高速な周波数の波形を入力することができる。

また、電源供給部１１２および電流電圧測定部１１３の各テストチャネルの接続経路間を結ぶ経路合流ラインは、それぞれリレーマトリクス部１１４に電源リレーラインおよび電流電圧リレーラインとして備えられている。電源リレーラインにより合成された高い出力の電源をＤＵＴ１０１に供給することができ、またＤＵＴ１０１から出力された電圧・電流を異なる複数のテストチャネルで並列に測定することができる。

テスタ管理部１０３はテスタ部１０２の動作制御を行う管理部であり、ハードウェア制御部１２１とテストプログラム制御部１２２とハードウェア診断部１２３とを備えて概略構成している。ハードウェア制御部１２１はテスタ部１０２のハードウェア機構としての波形生成判定部１１１と電源供給部１１２と電流電圧測定部１１３とリレーマトリクス部１１４との制御或いはテスタ部２の他のハードウェア機構の制御を行う制御部であり、テストプログラム制御部１２２またはハードウェア診断部１２３により、その動作制御がなされる。

テストプログラム制御部１２２はテストプログラム記憶部１０４（図９ではＴＰとして示している）に記憶されているテストプログラムの読み込み（ロード）を行い、ロードしたテストプログラムの内容を実行する。テストプログラムにはＤＵＴ１０１の試験項目等の試験内容が記述されており、テストプログラム制御部１２２はテストプログラムに記述された内容に従って波形生成判定部１１１等の動作制御を行う。また、ハードウェア診断部１２３は診断プログラム記憶部１０５に記憶されている診断プログラム（図９ではＣＰとして示している）をロードして、このプログラムの内容を実行する。診断プログラムにはテスタ部１０２やテスタ管理部１０３等を含めた装置全体或いは一部に特化した回路の検査を行って故障箇所を検出するための処理が記述されている。ハードウェア診断部１２３はこのプログラムの内容に従ってハードウェア機構の診断制御を行っている。

以上の構成の半導体試験装置を用いて試験を行う処理の流れを図１０および図１１を用いて説明する。ＤＵＴ１０１の試験は、テストプログラム制御部１２２がテストプログラムを実行することにより行われる。テストプログラムをロードするときやテストプログラムを実行するとき等、任意のタイミングで診断プログラムが実行される。図１０はテストプログラムをロードするフローを示しており、テストプログラムをロードするときには、予めハードウェア診断部１２３が診断プログラム記憶部１０５から診断プログラムをロードして実行し（ステップＳ１０１）、ハードウェア機構に故障が発生しているか否かの診断を行う（ステップＳ１０２）。診断した結果、故障が発見されなければ、テストプログラム記憶部１０４からテストプログラムをロードして実行を行うことによりＤＵＴ１０１の試験を開始する（ステップＳ１０３）。

一方、故障が発見された場合には、半導体試験装置に接続される図示しないディスプレイ等の表示装置にハードウェアエラーが発見された旨を表示して処理を終了する（ステップＳ１０４）。そして、ハードウェアエラーが解消するまでＤＵＴ１０１のテストを行わず、ハードウェアエラーの復旧処理を行う。そして、復旧処理が終了した後に、テストプログラムをロードして、ＤＵＴ１０１の試験を開始する。

図１１はテストプログラムを実行するフローを示している。テストプログラムをロードするときにもハードウェア診断部１２３による診断が行われる。まず、診断プログラムを実行して、ハードウェアエラーがあるか否かのチェックが行われる（ステップＳ１１１）。ハードウェアエラーがあると判定された場合には（ステップＳ１１２）、ディスプレイ装置等にエラーを表示して処理を終了する（ステップＳ１１３）。この場合にも復旧処理が行われる。一方、ステップＳ１１２においてハードウェアエラーがないと判定された場合には、テストプログラムを実行してＤＵＴ１０１の試験を行う。

テストプログラムの内容が波形の入力および測定であれば（ステップＳ１１４）、波形生成判定部１１１を制御して波形の入力および測定を行い（ステップＳ１１５）、そうでなければ次のステップに進む。また、ＤＵＴ１に電源を供給するものであれば（ステップＳ１１６）、電源供給部１１２を制御してＤＵＴ１に対して電源を供給し（ステップＳ１１７）、そうでなければ次のステップに進む。また、ＤＵＴ１から出力された電圧または電流を測定するものであれば（ステップＳ１１８）、電流電圧測定部１１３を制御してＤＵＴ１からの出力電圧または出力電流を測定し（ステップＳ１１９）、そうでなければ次のステップに進む。最後に、全てのテストが終了してか否かを判定し（ステップＳ１２０）、終了していれば処理を終了し、終了していなければステップＳ１１４〜Ｓ１２０までの処理を繰り返して行う。

従来の半導体試験装置としては他にも特許文献１の技術がある。この特許文献１の技術では、ピンカードブロックとＬＳＩとの間に切替ブロックを挿入接続して、ピンカードの故障状態に対応して、ピンカードブロックとＬＳＩとの間の入出力信号バス信号線を切替制御している。これにより、入出力信号バスに含まれる２つの信号線のうち故障している信号線ではなく正常な信号線に切り替えて、試験装置としての機能を保持している。
特開平７−１９１０９６号公報

従来の半導体試験装置では、ハードウェアエラーが発見された場合には、テストプログラムの実行を行わずに処理を終了し、半導体試験装置の電源をオフにした状態で復旧処理を行う。復旧処理としては、部品交換等によりハードウェア機構に変更を行った後に、ハードウェアの診断やハードウェアの校正の再実行等が行われる。復旧処理が完了するまでは正常に動作することができないため、復旧処理が完了した後に初めてテストプログラムの実行が行われる。

従って、一度ハードウェアエラーが発生したときには、部品交換やハードウェア診断、校正の再実行等の多くの処理が終了した後にＤＵＴ１０１の試験が開始されるため、試験可能な状態になるまで多くの時間を消費する。このため、半導体試験装置が試験可能な状態に復旧するまでには大幅に時間を要するため、装置の非稼働時間が長くなり、著しく生産性が低下する。

特許文献１の技術においては、入出力信号バスに２つの信号線を設けて、１つに故障が発生したときに残りの１つの信号線に接続を切り替えることにより試験装置としての機能を保持している（つまり、装置を停止することなく試験を続行させている）。しかし、入出力信号バスには通常用と予備用との少なくとも２本の信号線を各切替ブロックに持たせなければならず、また故障状態入出力バスを各切替ブロックに入力しているため、信号線の本数および配線が著しく複雑化する。このため、装置全体として構成の複雑化や大型化を招来するようになる。

そこで、本発明は、ハードウェアエラーが発生したとしても、装置構成を複雑化することなく、装置の非稼働時間を短縮させることを目的とする。

以上の課題を解決するため、本発明の請求項１の半導体試験装置は、被試験デバイスの試験を行うための半導体試験装置であって、前記被試験デバイスに接続して試験を行うためのテストチャネルを複数備えるテスタ部と、前記テストチャネルのうち何れかのテストチャネルが故障したときに、故障したテストチャネルに接続可能なテストチャネルのうち未使用且つ正常なテストチャネルに接続を切り替える制御を行うハードウェア制御部を備えるテスタ管理部と、を備えていることを特徴とする。

この半導体試験装置によれば、１つのテストチャネルに故障が発生したとしても、このテストチャネルに代替する他の未使用且つ正常なテストチャネルに接続を切り替えることにより、処理を終了することなく被試験デバイスの試験を行うことができるようになり、生産性が大幅に向上する。

本発明の請求項２の半導体試験装置は、請求項１記載の半導体試験装置において、前記テストチャネルと前記被試験デバイスとの間をそれぞれ接続する接続経路と、前記接続経路間を結ぶ経路合流ラインと、前記経路合流ラインをオンまたはオフに切り替える制御を行う経路選択部と、を備えていることを特徴とする。

この半導体試験装置によれば、経路選択部のオンまたはオフの切り替えにより、故障したテストチャネルを他の未使用且つ正常なテストチャネルに切り替えられるため、配線数等を増加させることなく、代替制御を行うことが可能になる。

本発明の請求項３の半導体試験装置は、請求項２記載の半導体試験装置において、前記故障したテストチャネルを前記未使用且つ正常なテストチャネルに代替させるために必要な前記経路選択部の制御情報を有する代替情報を記憶する代替情報記憶部を備え、前記ハードウェア制御部は、前記テストチャネルが故障したときには、前記代替情報記憶部に記憶されている前記代替情報を参照して、前記未使用且つ正常なテストチャネルと前記経路選択部との制御を行うことを特徴とする。

この半導体試験装置によれば、代替情報記憶部に記憶されている代替情報を参照して代替させているため、特別なハードウェアを追加することなく、代替制御を行うことができるようになる。

本発明の請求項４の半導体試験装置は、請求項１記載の半導体試験装置において、前記テストチャネルの数は前記被試験デバイスの接続ピンの数よりも多く備えられていることを特徴とする。

この半導体試験装置によれば、被試験デバイスの接続ピン数よりもテストチャネルの数が多いため、被試験デバイスの接続ピンが全て使用されている場合でも、余剰のテストチャネルに故障したテストチャネルを代替させることができるようになる。

本発明の請求項５の半導体試験装置は、請求項１記載の半導体試験装置において、前記テストチャネルは、前記被試験デバイスに対して試験を行うための波形を生成して前記被試験デバイスに入力して前記被試験デバイスが出力した波形を判定する波形生成判定チャネルと、前記被試験デバイスに対して電源を供給する電源供給チャネルと、前記被試験デバイスが出力した電流または電圧を測定する電流電圧チャネルとのうち少なくとも１つを備えていることを特徴とする。

この半導体試験装置によれば、テストチャネルを波形生成判定チャネルと電源供給チャネルと電流電圧測定チャネルとして機能させることができるようになる。

本発明の請求項６の半導体試験方法は、被試験デバイスの試験を行うための半導体試験方法であって、前記半導体試験装置のテストチャネルに故障が発生したか否かを判定するステップと、故障を生じたテストチャネルが未使用且つ正常なテストチャネルに代替可能であるか否かを判定するステップと、前記未使用且つ正常なテストチャネルに代替可能であると判定した場合には、前記故障を生じたテストチャネルから前記未使用且つ正常なテストチャネルに接続を切り替えるステップと、前記故障したテストチャネルに代替して、前記未使用且つ正常なテストチャネルを用いて試験を行うステップと、を有することを特徴とする。

本発明の請求項７の半導体試験プログラムは、被試験デバイスの試験を行うための半導体試験プログラムを、前記半導体試験装置のテストチャネルに故障が発生したか否かを判定する手段、故障を生じたテストチャネルが未使用且つ正常なテストチャネルに代替可能であるか否かを判定する手段、前記未使用且つ正常なテストチャネルに代替可能であると判定した場合には、前記故障を生じたテストチャネルから前記未使用且つ正常なテストチャネルに接続を切り替える手段、前記故障したテストチャネルに代替して、前記未使用且つ正常なテストチャネルを用いて試験を行う手段、として機能させることを特徴とする。

本発明は、複数のテストチャネルのうち何れかのテストチャネルに故障が起きたとしても、即時に処理を終了して復旧処理を行うのではなく、故障したテストチャネルに代替可能な未使用且つ正常なテストチャネルがあれば、このテストチャネルに接続を切り替えて試験を行うようにしている。これにより、半導体試験装置の非稼働時間を著しく短縮することができ、大幅に生産性の向上を図ることができるようになる。

以下、本発明の実施形態について図面を参照していく。図１に示されるように、本発明の半導体試験装置は、ＤＵＴ１とテスタ部２とテスタ管理部３とを備えて概略構成している。ＤＵＴ１はメモリやＩＣ、ＬＳＩ等の被試験デバイスであり、複数の接続ピンを備えている。ここでは、ＤＵＴ１にはＭ個（Ｍは自然数）の接続ピンを備えているものとする。

テスタ部２は波形生成判定部１１と電源供給部１２と電流電圧測定部１３とリレーマトリクス部１４とを備えて概略構成している。このうち、波形生成判定部１１と電源供給部１２と電流電圧測定部１３とがテスト実行部を構成する。図２に示すように、波形生成判定部１１はＭ個の波形生成判定チャネル３１とＭ−１個の波形合成選択部３２とを備えて概略構成している。波形生成判定チャネル３１はＤＵＴ１に対して波形を入力して、ＤＵＴ１から出力された波形を測定して良否判定を行うテストチャネルである。波形生成判定部１１はＭ個の波形生成判定チャネル３１を備えているため、Ｍチャネル同時に波形の入力および測定を行うことができる。各波形生成判定部１１にはそれぞれ接続経路３３が接続されており、接続経路３３はＤＵＴ１に備えられる接続ピン６に対してそれぞれ接続されている。

波形生成判定部１１に備えられる波形生成判定チャネル３１のチャネル数とＤＵＴ１の接続ピン６のピン数とは同数であり、各チャネルと各接続ピンとは１対１の関係で接続されている。このため、ＤＵＴ１の全ての接続ピン６に対して同時に波形の入力および測定を行うことが可能である。

図２に示すように、隣接する接続経路３３の間は経路合流ラインとしての波形合成ライン３４により接続されており、波形合成ライン３４上に波形合成選択部３２を設けている。波形合成選択部３２は波形合成ライン３４をオンまたはオフに切り替える経路選択部であり、オンに切り替えたときには接続経路３３の間が接続状態になり、オフに切り替えたときには非接続状態になる。例えば、波形生成判定チャネル３１（１）と３１（２）との間の波形合成ライン３４（１）上に設けた波形合成選択部３２（１）をオンにすることで、２つの波形を合成してインターリーブさせることができ、高い周波数の波形をＤＵＴ１の接続ピン６に対して入力することができる。

また、波形合成ライン３４（１）をオンにすることで、ＤＵＴ１の接続ピン６（１）から出力された波形を２つの波形生成判定チャネル３１（１）と３１（２）とにより測定することができるようになる。勿論、３つ以上の接続経路３３の間を接続することでさらに高い周波数にインターリーブすることができ、またより多くの波形生成判定チャネル３１により並列して判定することができるようになる。

電源供給部１２について説明する。図３に示すように、電源供給部１２はＮ個（Ｎは自然数）の供給チャネル４１を備えている。各供給チャネル４１はＤＵＴ１に対して所定の電圧にて電源を供給するテストチャネルである。各供給チャネル４１には接続経路４２が接続されており、各接続経路４２はリレーマトリクス部１４を経由して、ＤＵＴ１の接続ピン６に対してそれぞれ接続される。また、リレーマトリクス部１４内において、接続経路４２には経路選択部としてのリレー選択部４３が設けられ、各リレー選択部４３と経路合流ラインとしての電源合成ライン４４とにより接続経路４２の間が接続される。

図３の例において、電源供給部１２に備えられる供給チャネル４１の数はＮ個であり、Ｎ＞Ｍであるものとする。つまり、供給チャネル４１のチャネル数はＤＵＴ１の接続ピン６のピン数よりも多く設けている。これにより、ＤＵＴ１の全ての接続ピン６を供給チャネル４１に対して接続したとしても、少なくとも１チャネルは供給チャネル４１が余ることになる。この余剰の供給チャネル４１を予備用としておく。ここでは、Ｎ＝Ｍ＋１とし、供給チャネル４１（１）〜４１（Ｎ−１）はＤＵＴ１の接続ピン６（１）〜６（Ｍ）に対応させている。このため、供給チャネル４１（Ｎ）には対応するＤＵＴ１の接続ピン６は存在しない。

図４は各供給チャネル４１とＤＵＴ１の接続ピン６との間の接続関係の一例を示す図である。図４において、供給チャネル４１はＣＨとして示している。リレー選択部４３はそれぞれリレースイッチで構成されており、スイッチのオンまたはオフにより電源合成ライン４４の接続状態が変化する。例えば、リレー選択部４３（１）と４３（Ｎ）とをオンにした場合、ＣＨ（１）から供給される電源とＣＨ（Ｎ）から供給される電源とが合成されて大出力の電源が供給される。また、複数のリレー選択部４３のリレースイッチをオンにすることにより、さらに出力の大きい電源をＤＵＴ１に対して供給できるようになる。図４のような接続関係を構築することにより、各供給チャネル４１はそれぞれ他の全ての供給チャネル４１と接続可能に構成される。

図５は電流電圧測定部１３を示しており、電流電圧測定部１３は複数の測定チャネル５１を備えている。各測定チャネル５１はＤＵＴ１から出力される電流または電圧を測定して良否判定を行うテストチャネルであり、複数の測定チャネル５１を備えていることから電流または電圧の測定を並列して行うことができるようになる。リレーマトリクス部１４には前述したものと同様に接続経路５２の間が経路合流ラインとしての電流電圧合成ライン５４により接続されており、電流電圧合成ライン５４には経路選択部としてのリレー選択部５３を設けている。そして、リレー選択部５３を制御することにより、接続経路５２の間の接続状態を変化させることができる。これにより、ＤＵＴ１の接続ピン６から出力された電流または電圧を複数の測定チャネル５１で並列して測定することができるようになる。

図１に戻って、テスタ管理部３はハードウェア制御部２１とテストプログラム制御部２２とハードウェア診断部２３と代替情報記憶部２４とハードウェア情報保持部２５とを備えて概略構成している。ハードウェア制御部２１はテスタ部２に備えられる波形生成判定部１１と電源供給部１２と電流電圧測定部１３とリレーマトリクス部１４との制御を行う制御部である。ハードウェア制御部２１はテストプログラム制御部２２およびハードウェア診断部２３により制御されて、テスタ部２の各機構の制御を行う。

テストプログラム制御部２２はテストプログラム記憶部４（図１ではＴＰとして示している）に記憶されているテストプログラムの読み込み（ロード）を行い、テストプログラムを実行する。このテストプログラムにはテスタ部２の各機構を制御してＤＵＴ１の試験を行う項目等の試験内容が記述されており、テストプログラム制御部２２はテストプログラムの内容を実行してＤＵＴ１の試験を行う。例えば、テストプログラムには、波形生成判定部１１の波形生成判定チャネル３１（１）からＤＵＴ１の接続ピン６（１）に対して波形を入力するように制御する内容が記述されている。テストプログラムによりＤＵＴ１の試験を行った結果は、図示しない記憶装置に記憶される。

ハードウェア診断部２３は診断プログラム記憶部５（図１ではＣＰとして示している）に記憶されている診断プログラムをロードして、診断プログラムを実行する。この診断プログラムはテスタ部２やテスタ管理部３を含む半導体試験装置に備えられる各種回路等のハードウェア機構に故障があるか否かを診断する制御を行うプログラムである。特に、波形生成判定部１１と電源供給部１２と電流電圧測定部１３とに備えられる各テストチャネルに故障が発生しているか否かの検査制御の内容が診断プログラムに記述されている。

代替情報記憶部２４は各テストチャネルの何れかに故障が発生した場合に、故障したテストチャネルから他のテストチャネルに代替させるために必要なデータを保持する記憶部である。代替情報記憶部２４が記憶するデータとしては、１）故障したテストチャネルのテストチャネル番号、２）代替させるテストチャネルのテストチャネル番号、３）代替させるための経路選択部の制御情報、の３つのデータが主に記憶される。

このうち、代替させるための経路選択部の制御情報としては、テストチャネル同士を接続するための経路の情報になる。波形生成判定チャネル３１であれば、波形生成判定チャネル３１同士が接続された状態にするために波形合成選択部３２をオンまたはオフにするための制御情報、供給チャネル４１であればリレー選択部４３をオンまたはオフにする制御情報、測定チャネル５１であればリレー選択部５３をオンまたはオフにするための制御情報である。

代替情報記憶部２４には、故障したテストチャネルについてのみ経路選択情報を持たせるものであってもよいが、例えば（実際に故障が検出されたか否かにかかわらず）全てのテストチャネルについて個別的に経路選択情報を持たせておくようにしてもよい。この場合において、各テストチャネルについて、経路選択部により当該テストチャネルに接続される全てのテストチャネルの情報を記憶しておき、故障したテストチャネルに対応して接続されるテストチャネルの中から代替させるテストチャネルを選択するようにしてもよい。

代替情報記憶部２４には、主に前述の３つのデータを有して構成される代替情報が記憶されるが、故障が生じたテストチャネルを他のテストチャネルに代替させることができない旨の情報（代替不可能情報）や、代替が不要である旨の情報（代替不要情報）等の情報が記憶される。

ハードウェア情報保持部２５は半導体試験装置のハードウェアエラーの内容を記憶している。ハードウェア診断部２３により各種回路等のハードウェア機構に故障があるか否かの診断がされるが、その診断結果がハードウェア情報保持部２５に記憶される。

次に、本発明の動作について図６乃至図８のフローチャートを用いて説明する。以下の動作において、本発明の動作は２つに大別できる。半導体試験装置のハードウェア機構の診断を行う動作（診断動作）とＤＵＴ１の試験を行う動作（試験動作）とである。診断動作は種々のタイミングで行われ、例えばテストプログラムをロードしたときやＤＵＴ１の試験を行うとき、所定時間ごと等のタイミングで行われる。

本発明では、各テストチャネルに故障が生じたときには、他の未使用且つ正常なテストチャネルに故障したテストチャネルの機能を代替させている。これにより、故障したテストチャネルを復旧することなく、代替したテストチャネルによりＤＵＴ１の試験を行うようにしている。このために、経路選択部の制御を行っている。波形生成判定部１１と電源供給部１２と電流電圧測定部１３とに備えられる各テストチャネルに接続される経路選択部は、高い周波数の波形を生成すること等のために用いられていたが、本発明では、この経路選択部を利用して故障したテストチャネルを未使用且つ正常なテストチャネルに代替させるようにしている。

図６はテストプログラムをロードするときに診断動作を行うフローを示している。最初にハードウェアエラー（図６ではＨＥとして示している）のチェックを行う（ステップＳ１）。このために、ハードウェア診断部２３が診断プログラムを診断プログラム記憶部５からロードして、診断プログラムの実行を行う。これによりハードウェア制御部２１が制御されて、テスタ部２やテスタ管理部３を含む半導体試験装置全体のハードウェア機構の何れかに故障が生じているか否かの診断がされる（ステップＳ２）。

ハードウェアエラーがないと診断された場合には、テストプログラム制御部２２はテストプログラム記憶部４からテストプログラムのロードを行う（ステップＳ３）。一方、ハードウェアエラーがあると診断された場合には、テストプログラム制御部２２は即時に処理を中断するのではなく、故障したハードウェアを他のハードウェアで代替させることが可能であるか否かの判定を行う（ステップＳ４）。代替可能であると判定した場合には、故障したハードウェア機構を他のハードウェア機構に代替させるために必要な代替情報を代替情報記憶部２４に記憶して（ステップＳ５）、ステップＳ３のテストプログラムのロードを行う。代替不可能であると判定した場合には、代替不可能情報を代替情報記憶部２４に記憶し（ステップＳ６）、テストプログラムのロードを行わずに、半導体試験装置に接続される図示しないディスプレイ等の表示装置にエラーを表示して処理を終了する（ステップＳ７）。このエラー表示がされた後に、ハードウェアエラーの復旧処理が行われる

図６におけるステップＳ４の代替可能か否かの判定ステップおよびステップＳ５の代替情報の記憶ステップについて、図７のフローを用いて詳細に説明する。最初に、ハードウェア診断部２３により検出されたハードウェアエラーが代替可能な範囲内であるか否かを判定する（ステップＳ１０）。ハードウェア診断部２３の診断結果はハードウェア情報保持部２５に記憶されているため、テストプログラム制御部２２はハードウェア情報保持部２５に記憶されているハードウェアエラーの情報を読み込んで、代替可能なハードウェアエラーであるか否かを判定する。例えば、検出されたハードウェアエラーが試験動作に重大な影響を及ぼすエラーであり、代替しても試験動作を行うことができない場合には、代替可能な範囲内ではないと判定する。一方、検出されたハードウェアエラーがテストチャネルに関するものであれば、代替可能な範囲内であると判定する。

代替可能な範囲内でないと判定された場合には、テストプログラム制御部２２は代替不可能情報を代替情報記憶部２４に記憶する（ステップＳ１１）。そして、図５のステップＳ６のようにエラーを表示して処理を終了する。そして、復旧処理が行われる。

代替可能な範囲内であると判定された場合には、故障したテストチャネルをテストプログラムが使用するか否かを判定する（ステップＳ１２）。この時点では、テストプログラム制御部２２にテストプログラムがロードされていないが、テストプログラム制御部２２がテストプログラム記憶部４にアクセスする等してテストプログラムの内容を認識する。テストプログラムにおいて、故障したテストチャネルを使用しない場合には、他のテストチャネルに代替させることなく試験動作を行うことができるため、代替不要情報を代替情報記憶部２４に記憶する（ステップＳ１３）。

故障したテストチャネルを使用する場合には、そのままではテストプログラムを実行することはできない。このため、故障したテストチャネルを他のテストチャネルに代替させることができるか否かの判定を行う。まず、リレーマトリクス部１４以外で代替可能か否かの判定が行われる（ステップＳ１４）。

図２に示したように、波形生成判定部１１には複数の波形生成判定チャネル３１が備えられており、全ての波形生成判定チャネル３１がＤＵＴ１の試験に使用されていればともかく、そうでない場合には、未使用のテストチャネルに故障したテストチャネルの機能を代替させれば、処理を中断することなくテストプログラムを実行することができる。波形生成判定チャネル３１の間は波形合成ライン３４により接続され、そのオンまたはオフの制御が波形合成選択部３２によってなされる。従って、波形合成選択部３２をオンに制御することにより、故障した波形生成判定チャネル３１を他の未使用且つ正常な波形生成判定チャネル３１に代替させることができる。

例えば、波形生成判定チャネル３１（１）が故障した場合に、波形生成判定チャネル３１（２）が未使用（ＤＵＴ１の試験を行わないテストチャネル）であり、且つこのテストチャネルが故障のない正常なテストチャネルであるときには、波形生成判定チャネル３１（１）に代替して波形生成判定チャネル３１（２）を使用できる。このために、波形生成判定チャネル３１（１）と３１（２）とを接続状態にするための波形合成選択部３２（１）をオンに制御することにより、波形生成判定チャネル３１（２）が生成した波形をＤＵＴ１に入力でき、またＤＵＴ１から出力された波形を波形生成判定チャネル３１（２）に入力して測定を行うことができる。これにより、故障した波形生成判定チャネル３１（１）を未使用且つ正常な波形生成判定チャネル３１（２）に代替させることが可能になる。

この時点では、実際にテストプログラムの実行は行われていないため、テストプログラム制御部２２は、ハードウェア診断部２３から得られる故障した波形生成判定チャネル３１（１）の情報と、これに代替する波形生成判定チャネル３１（２）の情報と、代替させるために必要な制御情報（波形合成選択部３２（１）をオンに制御する情報）との３つの情報を代替情報として代替情報記憶部２４に記憶する（ステップＳ１５）。

波形生成判定部１１は自身が持つ波形合成選択部３２により波形生成判定チャネル３１の代替を行っていたが、電源供給部１２と電流電圧測定部１３とはリレーマトリクス部１４により代替制御を行う。このため、ステップＳ１４においてリレーマトリクス部１４以外で代替不可能で判定された場合には、リレーマトリクス部１４で代替可能であるか否かの判定を行う（ステップＳ１６）。なお、電源供給部１２と電流電圧測定部１３とにリレーマトリクス部１４に相当する機構を備えてもよく、この場合には、ステップＳ１４においてリレーマトリクス部１４以外で代替可能と判定される。

電源供給部１２と電流電圧測定部１３とはリレーマトリクス部１４により代替制御が行われる。図３および図４に示すように、全ての供給チャネル４１はそれぞれ電源合成ライン４４により接続可能になっており、リレーマトリクス部１４のリレー選択部４３をオンまたはオフに制御することにより、任意の供給チャネル４１同士が接続可能になっている。従って、リレー選択部４３をオンに制御することで、故障した供給チャネル４１を他の未使用且つ正常な供給チャネル４１と代替させることが可能になる。特に、供給チャネル４１は少なくとも１チャネルは余剰のチャネルになっており、全ての供給チャネル４１がＤＵＴ１の試験に使用されるとしても、余剰の供給チャネル４１に故障した供給チャネル４１を代替させることが可能になる。これにより、１つの供給チャネル４１が故障したとしても、その時点では必ず他の供給チャネル４１に代替させることが可能になるため、処理を中止することなくテストプログラムを実行することができる。電流電圧測定部１３の測定チャネル５１についても同様である。

例えば、供給チャネル４１（１）が故障した場合、未使用且つ正常な供給チャネル４１（Ｎ）に代替させるときには、リレー選択部４３（１）および４３（Ｎ）をオンに切り替え制御することにより、供給チャネル４１（１）と４１（Ｎ）とは接続された状態になる。これにより、故障した供給チャネル４１（１）に代替して供給チャネル４１（Ｎ）が電源の供給を行うことができるようになる。

この時点では、実際にテストプログラムの実行は行われていないため、テストプログラム制御部２２は、ハードウェア診断部２３から得られる故障した波形生成判定チャネル３１（１）の情報と、これに代替する波形生成判定チャネル３１（Ｎ）の情報と、代替させるために必要な制御情報（この場合には、リレー選択部４３（１）および（Ｎ）をオンに切り替える情報）との３つの情報を代替情報として代替情報記憶部２４に記憶する（ステップＳ１７）。

電流電圧測定部１３の場合も同様であり、測定チャネル５１のうち何れかが故障している場合には、故障した測定チャネル５１の情報と、代替する測定チャネル５１の情報と、代替させるために必要なリレー選択部５３の制御情報との３つの情報を代替情報として代替情報記憶部２４に記憶する。

ステップＳ１６でリレーマトリクス部１４でも代替不可能と判定された場合には、他のテストチャネルに代替させる手段がないため、代替不可能情報を代替情報記憶部２４に記憶する（ステップＳ１１）。そして、処理を終了して、復旧処理を行う。

以上は、テストプログラムをロードするときに行われる診断動作である。診断動作は、例えばテストプログラムを実行するときにも行われる。テストプログラムを実行するときの動作のフローを図８に示す。

テストプログラムを実行して試験動作を行うときには、ハードウェア診断部２３によりハードウェアエラーのチェックを行い（ステップＳ２１）、ハードウェアエラーの有無を判定する（ステップＳ２２）。ハードウェアエラーがなければテストプログラムを実行して試験動作が開始され、ハードウェアエラーがある場合には、代替可能であるか否かが判定される（ステップＳ２３）。代替可能であれば、代替情報を代替情報記憶部２４に記憶し（ステップＳ２４）、テストプログラムを実行して試験動作を開始する。代替不可能であれば、代替不可能情報を代替情報記憶部２４に記憶して（ステップＳ２５）、ディスプレイ等にエラーを表示して（ステップＳ２６）、処理を終了した後に、ハードウェアの復旧処理を行う。以上の診断動作は前述したものと同様である。

ステップＳ２２においてハードウェアエラーが発見されない場合には、正常に試験動作を行うことができるため、試験動作を開始する。また、ステップＳ２３において代替可能であると判定された場合には、故障したテストチャネルを他のテストチャネルに代替することにより試験動作を行うことができるため、試験動作を開始する。つまり、ハードウェアエラーが発見され、且つ代替不可能であると判定された場合にのみ処理の終了および復旧処理が行われる。

以下、試験動作が開始される。試験動作はテストプログラム制御部２２にロードされたテストプログラムに記述された内容により行われる。実行するテストプログラムの内容がＤＵＴ１に対して波形を入力して測定を行う場合には（ステップＳ２７）、ハードウェア制御部２１は波形生成判定部１１の波形生成判定チャネル３１を制御して波形の生成およびＤＵＴ１に対する入力が行われる。テストプログラムには波形生成判定部１１の波形生成判定チャネル３１が指定されており、指定された波形生成判定チャネル３１が故障している場合には、ＤＵＴ１に波形を入力することができない。

このため、ハードウェア制御部２１は、指定された波形生成判定チャネル３１に関する代替情報が代替情報記憶部２４に記憶されているか否かを確認し（ステップＳ２８）、代替情報が記憶されていない場合には、そのままテストプログラムの内容に従って波形生成判定チャネル３１により波形の入力および測定が行われる（ステップＳ２９）。一方、代替情報が記憶されている場合には、指定された波形生成判定チャネル３１は故障をしているため、代替する波形生成判定チャネル３１およびこの波形生成判定チャネル３１に代替させるための制御情報を参照する。この制御情報には、経路選択部である波形合成選択部３２のオンまたはオフの情報であり、この情報に従ってハードウェア制御部２１を制御して対象となる波形合成選択部３２をオンに切り替える。そして、代替させる波形生成判定チャネル３１により波形を生成して、波形の入力および測定を行う（ステップＳ３０）。

次に、テストプログラムの内容が電源供給に関するものであれば（ステップＳ３１）、テストプログラムで指定された供給チャネル４１に関する代替情報が代替情報記憶部２４に記憶されているか否かを確認する（ステップＳ３２）。代替情報が記憶されていなければ、そのままテストプログラムの内容に従って指定された供給チャネル４１からＤＵＴ１に対して電源の供給を行う（ステップＳ３３）。一方、代替情報が記憶されていれば、故障した供給チャネル４１を未使用且つ正常な供給チャネル４１に代替してテストプログラムを実行すべく、ハードウェア制御部２１は代替情報を参照して、代替させる供給チャネル４１から電源を供給させる制御を行うとともに、代替情報に示されているリレーマトリクス部１４のリレー選択部４３を制御して、故障した供給チャネル４１と代替させる供給チャネル４１とを接続状態にする。これにより、故障した供給チャネル４１が電源を供給できなくても、代替した供給チャネル４１により電源を供給してテストプログラムを実行できる（ステップＳ３４）。

テストプログラムが電流電圧測定の場合（ステップＳ３５）も同様であり、代替情報記憶部２４に代替情報が記憶されているか否かを確認する（ステップＳ３６）。代替情報が記憶されていなければ、そのままテストプログラムを実行し（ステップＳ３７）、記憶されていなければ代替情報記憶部２４の代替情報を参照して、代替情報に示されているリレー選択部５３を制御し、また代替する測定チャネル５１により測定を行うようにする（ステップＳ３８）。

そして、テストプログラムの全てのテスト項目が終了したか否かを判定し（ステップＳ３９）、終了していなければ、ステップＳ２７〜Ｓ３８までの各ステップの処理が繰り返し行われる。

以上により、半導体試験装置にハードウェアエラーが生じている場合に、即時に処理を終了させて復旧処理を行うのではなく、代替情報記憶部に記憶されている代替情報を参照して、故障したテストチャネルを他の未使用且つ正常なテストチャネルに代替させてテストプログラムを実行することにより、半導体試験装置の非稼働時間を著しく少なくすることができ、生産性が大幅に向上する。

また、テストチャネルの代替制御は、本来的には波形を合成してインターリーブさせるため等に用いられる経路選択部を利用しているため、特別なハードウェアの追加を要するものではなく、代替情報記憶部２４の代替情報を参照して経路選択部を制御することにより可能になるため、ソフトウェアによる自動制御が可能になる。従って、配線数の増加等の装置構成の複雑化を招来することなく代替制御を行うことができる。

そして、復旧処理を行って部品交換等を行ったときには、新たなハードウェア構成に応じたテストプログラムに変更を行い、この変更されたテストプログラムによりＤＵＴ１の試験を行う必要があるが、復旧処理そのものを大幅に低減させているため、テストプログラムを変更する必要が殆どなくなる。

以上の例において、波形生成判定部１１と電源供給部１２と電流電圧測定部１３とに備えられる各テストチャネルについて代替制御を行うものを示したが、これに限定されず、半導体試験装置に備えられるハードウェア機構のうち代替制御が可能なハードウェア機構であれば任意のものについて本発明の制御を行うことができる。

また、テストチャネルの代替は同種のテストチャネルにより行うものであったが、多種のテストチャネルにより代替させるものであってもよい。例えば、電源の供給と電流電圧の測定とを１つのテストチャネルで行っている場合、このテストチャネルを供給チャネル４１と測定チャネル５１との組み合わせにより実現できるものであれば、その組み合わせに代替させるものであってもよい。

本発明では、代替可能である場合には、故障したテストチャネルを他のテストチャネルに代替させる制御を行っているが、代替可能であっても代替させないように選択する手段を設けてもよい。つまり、図８のステップＳ２３において代替可能である場合には、代替情報を記憶してテストプログラムを実行するようにしているが、ステップＳ２３の次のステップとして、代替させるか否かを選択可能なステップを設けるようにしてもよい。テストチャネルにはそれぞれ極めて微差ではあるが個体差があり、常に同じテストチャネルで試験を行う要請がある場合には、代替可能であっても代替させないように制御することが望ましい場合もある。そこで、代替可能であっても、代替させるか否かの選択を可能にすることにより、種々の要請の柔軟に対応することが可能になる。

また、ハードウェアエラーが発生した場合に、当該ハードウェアエラーが代替可能な範囲内であるか否かに基づいて代替可能か代替不可能かを判定していたが、この代替可能な範囲を自由に設定可能にしてもよい。これにより、半導体試験装置の機種や試験状況によって柔軟な運用が可能になる。

前述してきた例では、Ｎ＝Ｍ＋１として１チャネルを余剰の供給チャネル４１（或いは測定チャネル５１）としてきたが、２チャネル以上を余剰のテストチャネルとするものであってもよい。ただし、多くのテストチャネルを設けることによりハードウェア機構が複雑化するため、必要最低限のテストチャネル（好ましくは１チャネルか２チャネル程度）を設けることが望ましい。

また、波形生成判定部１１や電源供給部１２、電流電圧測定部１３に備えられる各テストチャネルだけではなく、さらに別の回路について同等の回路に代替させるようにしてもよい。

半導体試験装置の概略構成図である。 波形生成判定部の概略構成図である。 電源供給部の概略構成図である。 供給チャネルとＤＵＴの接続ピンとの接続関係の一例を示す図である。 電流電圧測定部の概略構成図である。 テストプログラムをロードする処理のフローチャートである。 図６における代替可能か否かを示すフローチャートである。 テストプログラムを実行するときの処理のフローチャートである。 従来における半導体試験装置の概略構成図である。 従来におけるテストプログラムをロードする処理のフローチャートである。 従来におけるテストプログラムを実行するときの処理のフローチャートである。

符号の説明

１ ＤＵＴ ２ テスタ部
３ テスタ管理部 ４ テストプログラム記憶部
５ 診断プログラム記憶部 ６ 接続ピン
１１ 波形生成判定部 １２ 電源供給部
１３ 電流電圧測定部 １４ リレーマトリクス部
２１ ハードウェア制御部 ２２ テストプログラム制御部
２３ ハードウェア診断部 ２４ 代替情報記憶部
３１ 波形生成判定チャネル ３２ 波形合成選択部
３３ 接続経路 ３４ 波形合成ライン
４１ 供給チャネル ４２ 接続経路
４３ リレー選択部 ４４ 電源合成ライン
５１ 測定チャネル ５２ 接続経路
５３ リレー選択部

Claims (7)

1. 被試験デバイスの試験を行うための半導体試験装置であって、
   前記被試験デバイスに接続して試験を行うためのテストチャネルを複数備えるテスタ部と、
   前記テストチャネルのうち何れかのテストチャネルが故障したときに、故障したテストチャネルに接続可能なテストチャネルのうち未使用且つ正常なテストチャネルに接続を切り替える制御を行うハードウェア制御部を備えるテスタ管理部と、
   を備えていることを特徴とする半導体試験装置。
2. 前記テストチャネルと前記被試験デバイスとの間をそれぞれ接続する接続経路と、
   前記接続経路間を結ぶ経路合流ラインと、
   前記経路合流ラインをオンまたはオフに切り替える制御を行う経路選択部と、
   を備えていることを特徴とする請求項１記載の半導体試験装置。
3. 前記故障したテストチャネルを前記未使用且つ正常なテストチャネルに代替させるために必要な前記経路選択部の制御情報を有する代替情報を記憶する代替情報記憶部を備え、
   前記ハードウェア制御部は、前記テストチャネルが故障したときには、前記代替情報記憶部に記憶されている前記代替情報を参照して、前記未使用且つ正常なテストチャネルと前記経路選択部との制御を行うこと
   を特徴とする請求項２記載の半導体試験装置。
4. 前記テストチャネルの数は前記被試験デバイスの接続ピンの数よりも多く備えられていることを特徴とする請求項１項に記載の半導体試験装置。
5. 前記テストチャネルは、
   前記被試験デバイスに対して試験を行うための波形を生成して前記被試験デバイスに入力して前記被試験デバイスが出力した波形を判定する波形生成判定チャネルと、
   前記被試験デバイスに対して電源を供給する電源供給チャネルと、
   前記被試験デバイスが出力した電流または電圧を測定する電流電圧チャネルと、
   のうち少なくとも１つを備えていることを特徴とする請求項１記載の半導体試験装置。
6. 被試験デバイスの試験を行うための半導体試験方法であって、
   前記半導体試験装置のテストチャネルに故障が発生したか否かを判定するステップと、
   故障を生じたテストチャネルが未使用且つ正常なテストチャネルに代替可能であるか否かを判定するステップと、
   前記未使用且つ正常なテストチャネルに代替可能であると判定した場合には、前記故障を生じたテストチャネルから前記未使用且つ正常なテストチャネルに接続を切り替えるステップと、
   前記故障したテストチャネルに代替して、前記未使用且つ正常なテストチャネルを用いて試験を行うステップと、
   を有することを特徴とする半導体試験方法。
7. 被試験デバイスの試験を行うための半導体試験プログラムを、
   前記半導体試験装置のテストチャネルに故障が発生したか否かを判定する手段、
   故障を生じたテストチャネルが未使用且つ正常なテストチャネルに代替可能であるか否かを判定する手段、
   前記未使用且つ正常なテストチャネルに代替可能であると判定した場合には、前記故障を生じたテストチャネルから前記未使用且つ正常なテストチャネルに接続を切り替える手段、
   前記故障したテストチャネルに代替して、前記未使用且つ正常なテストチャネルを用いて試験を行う手段、
   として機能させることを特徴とする半導体試験プログラム。

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