JP2006250940A - 圧縮データにおける誤り検出 - Google Patents
圧縮データにおける誤り検出 Download PDFInfo
- Publication number
- JP2006250940A JP2006250940A JP2006067885A JP2006067885A JP2006250940A JP 2006250940 A JP2006250940 A JP 2006250940A JP 2006067885 A JP2006067885 A JP 2006067885A JP 2006067885 A JP2006067885 A JP 2006067885A JP 2006250940 A JP2006250940 A JP 2006250940A
- Authority
- JP
- Japan
- Prior art keywords
- data
- dut
- error
- data string
- string
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318544—Scanning methods, algorithms and patterns
- G01R31/318547—Data generators or compressors
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3183—Generation of test inputs, e.g. test vectors, patterns or sequences
- G01R31/318335—Test pattern compression or decompression
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3183—Generation of test inputs, e.g. test vectors, patterns or sequences
- G01R31/318371—Methodologies therefor, e.g. algorithms, procedures
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Television Signal Processing For Recording (AREA)
Abstract
【解決手段】本発明は、被測定物(DUT)(10)をテストすることに関し、第1の刺激信号(T1)に応答して、前記DUT(10)から、第1のデータ列(Y)を受信するステップであって、DUT(10)の複数の内部データ列(A、B、C、D)は、第1のデータ列(Y)に圧縮されている、ステップと、前記第1のデータ列(Y)と予測データを比較して、前記第1のデータ列(Y)における誤り(Y4、Y7)を検出するステップと、前記DUT(10)に命令して、前記誤り(Y4、Y7)が検出された位置において、前記複数の内部データ列(A、B、C、D)の非圧縮データを含む第2のデータ列(Z)を生成させるため、前記DUT(10)に第2の刺激信号(T2)を加えるステップとを含む。
【選択図】図1
Description
[実施態様1]
自動試験装置(ATE)(20)において被測定物(DUT)(10)をテストする方法であって、第1の刺激信号(T1)に応答して、前記DUT(10)から、複数の内部データ列(A、B、C、D)の圧縮データを含む第1のデータ列(Y)を受信するステップと、前記第1のデータ列(Y)と予測データを比較して、前記第1のデータ列(Y)における誤り(Y4、Y7)を検出するステップと、前記DUT(10)に命令して、前記誤り(Y4、Y7)が検出された位置において、前記複数の内部データ列(A、B、C、D)の非圧縮データを含む第2のデータ列(Z)を生成させるため、前記DUT(10)に第2の刺激信号(T2)を加えるステップとを含む方法。
前記第1のデータ列(Y)の前記データ値(Y1、Y2)が、それぞれ、前記内部データ列(A、B、C、D)のデータ転送速度に対応する連続時間位置における、前記複数の内部データ列(A、B、C、D)のデータ値(A1、B1、C1、D1、A2、B2、C2、D2)の関数である、実施態様1に記載の方法。
前記第1の刺激信号(T1)が、前記DUT(10)を制御して、前記第1の刺激信号(T1)のデータ転送速度に対応するデータ転送速度で前記第1のデータ列(Y)を生じさせるためのデータ列である、実施態様1または2に記載の方法。
前記第1の刺激信号(T1)への追加として、前記第2の刺激信号(T2)には、前記DUT(10)を制御して、前記誤り(Y4、Y7)が検出された位置における前記複数の内部データ列(A、B、C、D)の前記非圧縮データを生じさせるための、前記データ列に挿入される診断シーケンスが含まれる、実施態様2に記載の方法。
前記誤り(Y4、Y7)が検出された位置におけるデータ値が、前記内部データ列の対応するデータ値(A4、B4、C4、D4、A7、B7、C7、D7)に置き換えられている点で、前記第2のデータ列(Z)が前記第1のデータ列(Y)と区別される、実施態様4に記載の方法。
前記第2の刺激信号(T2)の前記診断シーケンスに、各所定の時間期間にわたって、前記エラー位置における前記内部データ列(A、B、C、D)の生成を中断させるための第1の情報(T23)と、前記第2のデータ列(Z)に挿入される、前記中断された内部データ列の一連の連続実データ値(A4、B4、C4、D4、A7、B7、C7、D7)を生成させる診断サイクルを開始するための第2の情報(T22)とが含まれる、実施態様1〜5のいずれかに記載の方法。
前記複数の内部データ列(A、B、C、D)の1つが、予測誤り率と、他の内部データ列(A、B、C、D)の誤り率の一方に比べて、かなり高い誤り率を示すか否かを検出するため、前記第2のデータ列(Z)の分析が行われる、実施態様1〜6のいずれかに記載の方法。
前記DUT(10)が、前記かなり高い誤り率を示すことが検出された内部データ・ストリームを圧縮から無視するように制御される、実施態様7に記載の方法。
ATE(20)のデータ処理装置で実行される場合に、実施態様1〜8のいずれかに記載のステップを制御するためのソフトウェア・プログラムまたは製品であって、好ましくはデータ記憶媒体に記憶される、ソフトウェア・プログラムまたは製品。
複数の内部データ列(A、B、C、D)の圧縮情報を含む第1の刺激信号(T1)に応答して、被測定物(DUT)(10)から第1のデータ列(Y)を受信するようになっている入力と、前記第1のデータ列(Y)と予測データを比較して、前記第1のデータ列(Y)における誤り(Y4、Y7)を検出するようになっている誤り検出回路(21)と、前記誤り(Y4、Y7)に基づいて、テスト信号(T2)を生成するようになっているシーケンサ(22)と、前記DUT(10)に命令して、前記誤り(Y4、Y7)が検出された位置における前記複数の内部データ列(A、B、C、D)の非圧縮データを含む第2のデータ列(Z)を生成させるため、前記DUT(10)に第2の刺激信号(T2)を加えるようになっている出力とを備えるDUT(10)をテストするための自動試験装置(ATE)(20)。
自動試験装置(ATE)(20)から第1及び第2の刺激信号(T1、T2)を受信するようになっている入力と、前記第1及び第2の刺激信号(T1、T2)に応答して、第1及び第2のデータ列(Y、Z)を送り出すようになっている出力と、複数の内部データ列(A、B、C、D)に応答して、前記第1及び第2のデータ列(Y、Z)を生成するようになっている圧縮回路(15)と、前記第1のデータ列(Y)に前記内部データ列(A、B、C、D)の圧縮情報が含まれ、前記第2のデータ列(Z)に、誤り(Y4、Y7)が検出された位置における内部データ列(A、B、C、D)の非圧縮データが含まれるように、前記圧縮回路(15)を制御するようになっている圧縮制御回路(16)と
を備えるATE(20)によってテストされる被測定物(10)。
15 圧縮回路
16 圧縮制御回路
20 自動試験装置(ATE)
21 検出回路
22 シーケンサ
Claims (11)
- 自動試験装置(ATE)において被測定物(DUT)をテストする方法であって、
第1の刺激信号に応答して、前記DUTから、複数の内部データ列の圧縮データを含む第1のデータ列を受信するステップと、
前記第1のデータ列と予測データを比較して、前記第1のデータ列における誤りを検出するステップと、
前記DUTに命令して、前記誤りが検出された位置において、前記複数の内部データ列の非圧縮データを含む第2のデータ列を生成させるため、前記DUTに第2の刺激信号を加えるステップと
を含む方法。 - 前記第1のデータ列の前記データ値が、それぞれ、前記内部データ列のデータ転送速度に対応する連続時間位置における、前記複数の内部データ列のデータ値の関数である、請求項1に記載の方法。
- 前記第1の刺激信号が、前記DUTを制御して、前記第1の刺激信号のデータ転送速度に対応するデータ転送速度で前記第1のデータ列を生じさせるためのデータ列である、請求項1または2に記載の方法。
- 前記第1の刺激信号への追加として、前記第2の刺激信号には、前記DUTを制御して、前記誤りが検出された位置における前記複数の内部データ列の前記非圧縮データを生じさせるための、前記データ列に挿入される診断シーケンスが含まれる、請求項2に記載の方法。
- 前記誤りが検出された位置におけるデータ値が、前記内部データ列の対応するデータ値に置き換えられている点で、前記第2のデータ列が前記第1のデータ列と区別される、請求項4に記載の方法。
- 前記第2の刺激信号の前記診断シーケンスに、各所定の時間期間にわたって、前記エラー位置における前記内部データ列の生成を中断させるための第1の情報と、前記第2のデータ列に挿入される、前記中断された内部データ列の一連の連続実データ値を生成させる診断サイクルを開始するための第2の情報とが含まれる、請求項1〜5のいずれかに記載の方法。
- 前記複数の内部データ列の1つが、予測誤り率と、他の内部データ列の誤り率の一方に比べて、かなり高い誤り率を示すか否かを検出するため、前記第2のデータ列の分析が行われる、請求項1〜6のいずれかに記載の方法。
- 前記DUTが、前記かなり高い誤り率を示すことが検出された内部データ・ストリームを圧縮から無視するように制御される、請求項7に記載の方法。
- ATEのデータ処理装置で実行される場合に、請求項1〜8のいずれかに記載のステップを制御するためのソフトウェア・プログラムまたは製品であって、好ましくはデータ記憶媒体に記憶される、ソフトウェア・プログラムまたは製品。
- 複数の内部データ列の圧縮情報を含む第1の刺激信号に応答して、被測定物(DUT)から第1のデータ列を受信するようになっている入力と、
前記第1のデータ列と予測データを比較して、前記第1のデータ列における誤りを検出するようになっている誤り検出回路と、
前記誤りに基づいて、テスト信号を生成するようになっているシーケンサと、
前記DUTに命令して、前記誤りが検出された位置における前記複数の内部データ列の非圧縮データを含む第2のデータ列を生成させるため、前記DUTに第2の刺激信号を加えるようになっている出力と
を備えるDUTをテストするための自動試験装置(ATE)。 - 自動試験装置(ATE)から第1及び第2の刺激信号を受信するようになっている入力と、
前記第1及び第2の刺激信号に応答して、第1及び第2のデータ列を送り出すようになっている出力と、
複数の内部データ列に応答して、前記第1及び第2のデータ列を生成するようになっている圧縮回路と、
前記第1のデータ列に前記内部データ列の圧縮情報が含まれ、前記第2のデータ列に、誤りが検出された位置における内部データ列の非圧縮データが含まれるように、前記圧縮回路を制御するようになっている圧縮制御回路と
を備えるATEによってテストされる被測定物。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
EP05101918A EP1701173B1 (en) | 2005-03-11 | 2005-03-11 | Error detection in compressed data |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2006250940A true JP2006250940A (ja) | 2006-09-21 |
Family
ID=34938955
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006067885A Pending JP2006250940A (ja) | 2005-03-11 | 2006-03-13 | 圧縮データにおける誤り検出 |
Country Status (5)
Country | Link |
---|---|
US (1) | US8473796B2 (ja) |
EP (1) | EP1701173B1 (ja) |
JP (1) | JP2006250940A (ja) |
AT (1) | ATE405846T1 (ja) |
DE (1) | DE602005009133D1 (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100761851B1 (ko) * | 2006-06-30 | 2007-09-28 | 삼성전자주식회사 | 실시간으로 최적화되는 반도체 소자의 전기적 검사를 위한 컴퓨터로 실행 가능한 저장매체 및 그 적용방법 |
JP5300373B2 (ja) * | 2008-08-25 | 2013-09-25 | 株式会社東芝 | 代数的トーラスを用いたデータ圧縮処理を行う装置およびプログラム |
FR2952735B1 (fr) * | 2009-11-18 | 2011-12-09 | St Microelectronics Rousset | Procede et dispositif de detection d'attaques par injection de fautes |
EP2490470B1 (en) | 2011-02-16 | 2019-10-09 | Marvell World Trade Ltd. | Recovery from decryption errors in a sequence of communication packets |
FR2984553B1 (fr) | 2011-12-15 | 2015-11-06 | Proton World Int Nv | Procede et dispositif de detection de fautes |
US9385865B2 (en) * | 2013-07-18 | 2016-07-05 | Marvell World Trade Ltd. | Correcting deciphering mis-synchronization in a mobile communication terminal |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002196047A (ja) * | 2000-12-27 | 2002-07-10 | Nec Corp | Bist回路内蔵半導体集積回路装置およびテスト方法 |
JP2003332443A (ja) * | 2002-05-08 | 2003-11-21 | Toshiba Corp | 半導体集積回路とその設計支援装置およびテスト方法 |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5173906A (en) * | 1990-08-31 | 1992-12-22 | Dreibelbis Jeffrey H | Built-in self test for integrated circuits |
DE69100204T2 (de) | 1991-11-11 | 1994-01-13 | Hewlett Packard Gmbh | Einrichtung zur Erzeugung von Testsignalen. |
DE4305442C2 (de) | 1993-02-23 | 1999-08-05 | Hewlett Packard Gmbh | Verfahren und Vorrichtung zum Erzeugen eines Testvektors |
DE69700149T2 (de) | 1997-05-22 | 1999-07-01 | Hewlett Packard Co | Dekompressionsschaltkreis |
EP0886214B1 (en) | 1997-05-30 | 1999-10-20 | Hewlett-Packard Company | Multi-channel architecture with channel independent clock signals |
US5930270A (en) * | 1997-07-23 | 1999-07-27 | International Business Machines Corporation | Logic built in self-test diagnostic method |
DE69700327T2 (de) | 1997-09-13 | 1999-11-04 | Hewlett Packard Co | Optimierte Speicherorganisation in einer Mehrkanalcomputerarchitektur |
DE69700328T2 (de) | 1997-09-13 | 1999-11-04 | Hewlett Packard Co | Ausgleich von Latenzzeit in einem Speicher |
US6067651A (en) * | 1998-02-20 | 2000-05-23 | Hewlett-Packard Company | Test pattern generator having improved test sequence compaction |
US6578169B1 (en) * | 2000-04-08 | 2003-06-10 | Advantest Corp. | Data failure memory compaction for semiconductor test system |
DE10122619C1 (de) * | 2001-05-10 | 2003-02-13 | Infineon Technologies Ag | Testschaltung zum Testen einer synchronen Schaltung |
US6948096B2 (en) * | 2001-07-31 | 2005-09-20 | Intel Corporation | Functional random instruction testing (FRIT) method for complex devices such as microprocessors |
JP4031954B2 (ja) * | 2002-06-11 | 2008-01-09 | 富士通株式会社 | 集積回路の診断装置および診断方法 |
-
2005
- 2005-03-11 AT AT05101918T patent/ATE405846T1/de not_active IP Right Cessation
- 2005-03-11 EP EP05101918A patent/EP1701173B1/en not_active Not-in-force
- 2005-03-11 DE DE602005009133T patent/DE602005009133D1/de active Active
-
2006
- 2006-01-27 US US11/342,177 patent/US8473796B2/en active Active
- 2006-03-13 JP JP2006067885A patent/JP2006250940A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002196047A (ja) * | 2000-12-27 | 2002-07-10 | Nec Corp | Bist回路内蔵半導体集積回路装置およびテスト方法 |
JP2003332443A (ja) * | 2002-05-08 | 2003-11-21 | Toshiba Corp | 半導体集積回路とその設計支援装置およびテスト方法 |
Also Published As
Publication number | Publication date |
---|---|
ATE405846T1 (de) | 2008-09-15 |
US8473796B2 (en) | 2013-06-25 |
EP1701173A1 (en) | 2006-09-13 |
EP1701173B1 (en) | 2008-08-20 |
US20060212770A1 (en) | 2006-09-21 |
DE602005009133D1 (de) | 2008-10-02 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7802140B2 (en) | Diagnostic program, a switching program, a testing apparatus, and a diagnostic method | |
US7644333B2 (en) | Restartable logic BIST controller | |
US7673208B2 (en) | Storing multicore chip test data | |
US7689884B2 (en) | Multicore chip test | |
US6826721B2 (en) | Data accelerator and methods for increasing data throughput | |
JP2003332443A (ja) | 半導体集積回路とその設計支援装置およびテスト方法 | |
JP2006250940A (ja) | 圧縮データにおける誤り検出 | |
US9285424B2 (en) | Method and system for logic built-in self-test | |
US8214170B2 (en) | Test pattern compression | |
JP2006105997A (ja) | 電子デバイスにスキャンパターンを提供する方法および装置 | |
JP2000074997A (ja) | Ic試験装置及び複合ic試験装置 | |
JP2002311090A (ja) | 半導体集積回路およびテスト用ボード | |
US7681097B2 (en) | Test system employing test controller compressing data, data compressing circuit and test method | |
US11397841B2 (en) | Semiconductor integrated circuit, circuit designing apparatus, and circuit designing method | |
TW201522999A (zh) | 使用測試向量測試連接插槽之系統及其方法 | |
US7673205B2 (en) | Semiconductor IC and testing method thereof | |
US7895489B2 (en) | Matrix system and method for debugging scan structure | |
JP4842876B2 (ja) | 故障診断装置及び故障診断方法 | |
KR100856079B1 (ko) | 반도체 검사장치 | |
JP2006105996A (ja) | 自動テスト機器をプログラミングし操作する方法および装置 | |
CN112154338A (zh) | 用于测试压缩的灵活的等距解压缩器架构 | |
US7500165B2 (en) | Systems and methods for controlling clock signals during scan testing integrated circuits | |
US11280831B2 (en) | Semiconductor integrated circuit with self testing and method of testing | |
JP2004093351A (ja) | 組み込み自己検査回路 | |
JPWO2009037769A1 (ja) | 半導体集積回路装置および半導体集積回路装置の試験方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070123 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20071025 |
|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20080201 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100423 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20100723 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20100728 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100729 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101022 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110628 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20111125 |