JPS60254626A - ウエハテスト方法 - Google Patents

ウエハテスト方法

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JPS60254626A
JPS60254626A JP59112742A JP11274284A JPS60254626A JP S60254626 A JPS60254626 A JP S60254626A JP 59112742 A JP59112742 A JP 59112742A JP 11274284 A JP11274284 A JP 11274284A JP S60254626 A JPS60254626 A JP S60254626A
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JP
Japan
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wafer
sampling
test
inspection
inspections
Prior art date
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Pending
Application number
JP59112742A
Other languages
English (en)
Inventor
Hideo Sakamoto
英夫 坂本
Hiroshi Tsugita
次田　博
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Sharp Corp
Original Assignee
Sharp Corp
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Publication date
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Publication of JPS60254626A publication Critical patent/JPS60254626A/ja
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Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/316—Testing of analog circuits

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  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 く技術分野〉 本発明は半導体集積回路の製造工程途中で実施するウェ
ハのテスト方法に関するもので、特にテスト項目のサン
プリングに関するものである。
〈従来技術〉 最近の半導体集積回路技術の進歩により、１チツプに搭
載されるゲート数は飛躍的に向上し、その結果半導体チ
ップが大型化すると共にパターンが複雑になってきた。
それに伴って半導体集積回路をテストするのに要する時
間及び経費が増大し、これが深刻な問題になってきてい
る。
処で、半導体集積回路の製造過程で従来から行われる検
査工程は、大別するとウェハテス）　（Ｗ／Ｔ　）工程
とファイナル工程）（Ｆ／７）工程がある。即ち第２図
の半導体集積回路の製造工程フローチャートにおいて、
拡散、エツチング配−等のウェハプロセスＰ１を終えた
時点でまずウェハテスト工程Ｔ１が実行され、良品チッ
プについて更にパッケージ等のアセンブリ工程Ｐ２が施
こされる。該アセンブリ工程Ｐ２の後にファイナルテス
ト工程Ｔ２が実行されて最終的に良品デバイスが選び出
される。
テスト時間の増大は、一般的にはウェハテスト工程Ｔ１
及びファイナルテスト工程Ｔ２の両方に影響を与える。
ウェハテスト工程Ｔ１は、その後にまだ工程が残ってい
ること及び続いてファイナル工程Ｔ２が実施されること
からあまり厳密なテストを行なう必要がない。つまりウ
ェハテスト工程は、ウェハー状態にあるチップの中から
良品のチップだけを選別してアセンブリーすることによ
り、アセンブリ一工程の効率を良くするために行う工程
であるから、多少粗雑な検査を行っても、アセンブリ一
工程の効率さえ下げなければ差し支えない。言い換えれ
ば、多少不良品が混入していても、ファイナルテスト工
程の歩留りを極端に低下させることさえなければ良いと
言うことになる。
このような理由′から、従来のテスト工程ではウェハテ
スト工程Ｔ１に要する時間の短縮化を図るために、不良
が少ない項目の検査を最初から省略したり、或いは抜き
取り方式に変更する方法がサンプリング方法として採ら
れている。
上記のように検査項目を省略したり或いは抜き取り方式
に変更するサンプリング方法は、前もって予め設定した
項目しか省略又は抜き取り方式にできない。即ち予め不
良発生率の低い検査項目を探して、その項目について上
記処置を実行することになる。
上記のように予め設定した検査項目だけにしか省略或い
は抜き取り方式を適用しない場合には、ウェハテストの
テスト時間の短縮という所期の目的を充分達成し得えな
い事態がしばしば生じる。
このことを第３図（ａ）〜（ｃ）を用いて説明する。
今ある被検査半導体装置について、３つの検査項目Ａ、
Ｂ、Ｃが実施されるとする。普通の特性をもつウェハロ
ットの場合、第３図（ａ）（縦方向に不良発生率を示す
）に示す如＜Ａ＞Ｂ＞Ｃの検査項目の順で不良が発生し
ているとすると、従来のサンプリング方法ではテスト時
間の短縮化のためにＡ。
Ｂ、Ｃの中で最も不良発生率の低い検査項目Ｃを省略し
たり、抜き取り方式に切り換えている。
ところがウェハプロセス■での事故等によって突発的に
特性の変化したウェハロットの発生することがある。こ
のようなウェハロットでは第８図（ａ）の通常の特性を
もつロフトに比べて検査項目Ｂと検査項目Ｃの不良発生
率が逆転してＡ〉、Ｃ）Ｈに順序付けられる場合がしば
しばある。このようなロフトに対して従来の融通性のな
いサンプリング方法を適用した場合、不都合が生じる。
即ち、検査項目Ｃを省略していた場合にはテスト時間は
変わらないが、ファイナルテストの歩留りに極端な低下
をきたし、又、検査項目Ｃを抜き取り方式にしていた場
合には、ファイナルテスト歩留りはそれほど低下しない
が、ファイナルテストの所要時間は普通の検査工程に要
する時間に比べて長くなる。
第３図（ｃ）は良いプロセスを経て検査工程に供された
ウェハのテスト結果を示し、検査項目Ｂ、Ｃ共に不良発
生率が低い。
〈発明の目的〉 本発明は、上記従来のサンプリング方法における問題点
に鑑みてなされたもので、ウェハテスト工程の検査時間
の短縮を効率良く計りながら、ファイナルテスト工程の
歩留り低下を防ぐことができるウェハテスト方法で、ウ
ェハ或いはウェハロットを一定期間検査した結果に基い
て以降のサンプリングを制御する。
〈実施例〉 第１図は本発明にょるウェハテスト時のサンプリング方
法を実施するための検査装置とその周辺装置ブロック図
である。
同図において、多数のチップが形成された被検査ウェハ
は、検査装置２のテスト位置Ｉに設置され、検査装置２
からテスト信号が与えられる。テスト信号は検査項目１
−ｎに従って順次検査装置２のテスト信号発生部４〜８
から上記被検査ウェハ上のチップに与えられ、テストが
実行される。
各検査項目のテスト結果は不良品カウンタ３によって不
良品の発生チップ数が計数される。上記不良品カウンタ
８は検査項目毎９〜１３に設けられ、各カウンタ９〜１
３に入力されたリセット信号１８に制御された期間計数
動作する。即ち被検査ウェハ１に形成された個々のチッ
プに対してテストを実行する際、サンプリングコントロ
ーラ１５がら、サンプリングするべき期間だけ各カウン
タ９〜８に与えられているリセット信号＋８を解除して
、検査結果を対応するカウンタ９〜８に取り込んで保持
する。
上記サンプリングのための期間は、ウェハ上に形成され
たチップ数及びプロセスで採り得るウェハロットの構成
枚数等によって決定される。例えばウェハ上に乗るチッ
プ数が多い場合は周辺や中心部等の特徴的な数個所が選
ばれてウェハを代表し、またプロセスが複数枚のウェハ
を単位としてロット処理される場合にはロット単位から
ウェハがサンプリングされる。
上述のように一定期間内のサンプリングによってテスト
した結果が収納された各カウンタ９〜１３の内容は、サ
ンプリングコントローラ１５で比較判定され、サンプリ
ングされたウェハ又はウェハロットの特性が把握される
。この判定結果は一般に行われている如く、同一プロセ
スにてウェハを製造する場合に、同一ウェハや同一ウェ
ハロットでは特性が極めて類似していることからほとん
どの場合被検査ウェハ又はウェハロットの特性を類推、
把握するのに適用することができる。
つまり不良の少ない検査項目については、そのウェハ及
びウェハロットはその後も不良は少ない。
従って次にサンプリングコントローラ１５からの信号に
より、抜き取り信号発生回路１６及び抜き取り検査用マ
ルチプレクサ１７を動作させる。
マルチプレクサ１７の制御信号は上記検査項目Ｉ〜ｎに
応じたテスト信号を発生する回路に与えられており、各
テスト信号をセットされた被検査ウェハ１に与えるか否
かを指令する。即ちマルチプレクサ１７は上記テスト結
果に基いて以降のテストで、不良の少ない検査項目は抜
き取り検査に移行させるか又は極端に不良の少ない項目
は省略するように、テスト信号の発生及び被検査ウェハ
への入力を制御する。
ここで注意が必要な点は、サンプリングすることにより
得られた結果に基づいてそのウェハ又はウェハロットの
特性を類推している点である。はとんどの場合には、不
良の少ない検査項目を省略しても差し支えないと思われ
るが、例外的な場合も考えられるため、省略してしまう
よりも抜き取り検査に移行する方が望ましい。
上記抜き取りを実施する検査項目は、複数種類準備され
た検査項目に対して、最も不良発生率の少ない検査項目
のみをコントローラ１５で検出して対応する抜き取り信
号を形成し、１つの項目のみを抜き取り或いは省略の処
置を採り得るが、またコントローラ１５を複数の検査項
目に対して夫々の不良発生率を判別させて抜き取り信号
発生回路１６において対応する抜き取り信号を形成する
ことにより、複数の検査項目にも対応することができ、
より一層テスト時間の短縮化を図ることができる。
〈効　果〉 以上本発明によれば、ウェハ又はウェハロットの一部分
のテスト結果に基いて、そのウェハ又はウェハロットに
対して最も効果的な検査のみを重点的に実行し、テスト
時間を短縮しながらファイナルテストの歩留り低下を招
くことなくウェハテスＦを行うことができる。
【図面の簡単な説明】
第１図は本発明による一実施例を説明するためのウェハ
検査装置の要部ブロック図、第２図はウェハΩ製造工程
とテスト工程の関係を示すフローチャー【引、第３図は
ウェハ特性の変化による不良発生率の違いを説明するた
めの図である。 サンプリングコントローラ　１６：抜き取り検査用信号
発生回路　１７：マルチブレクサ１８：カウンタのリセ
ット信号 代理人　弁理士　福　士　愛　彦（他２名）第２図 （Ｃ１）　（ｂ）　（Ｃ）

Claims (1)

    【特許請求の範囲】
  1. ｌ）ウェハ上の各チップの良・不良をテストする方法に
    おいて、任意の一定期間中に実行したテストの結果を保
    持し、該テスト結果に基いて、同一ウェハ又は同一ウェ
    ハロットにおける以降のテスト項目の実行を制御するこ
    とを特徴とするウェハテスト方法。
JP59112742A 1984-05-30 1984-05-30 ウエハテスト方法 Pending JPS60254626A (ja)

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