JPH03238375A

JPH03238375A - 半導体集積回路の試験方法

Info

Publication number: JPH03238375A
Application number: JP2034683A
Authority: JP
Inventors: Takashi Yamamoto; 隆司山本
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1990-02-15
Filing date: 1990-02-15
Publication date: 1991-10-24

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は半導体集積回路に対し、予め区分された複数
の論理機能テストを順次実行することにより、該半導体
集積回路の論理特性の良／不良を検出する半導体集積回
路の試験方法に関するものである。

〔従来の技術つ従来、半導体集積回路（ＩＣ）の論理特性の試験は、テ
スタ（例えばアトパンテスト社製のＬＳＩテスタＴ３３
２０）を試験対象のＩＣ（以下、ｒＤＵＴＪという。）
に接続し、テスタからＤＵＴに所定のテストパターン信
号を人力し、それに対するＤＵＴの出力信号パターンを
検出することにより行われるのが一般的である。

第４図は従来のＩＣの試験方法を示すフローチャートで
ある。以下、同図を参照しつつその手順を説明する。

まず、ステップＳ１でＤＵＴの動作条件の初期設定を行
う。ＤＵＴの動作条件とは、ＤＵＴの電源端子に印加す
る電圧レベル（以下、単に”　ｃｃレベル」という。）
　、ＤＵＴの入力端子に印加する信号（具体的にはテス
トパターン信号）のＨ９Ｌ電圧レベル等の電圧条件、あ
るいは、試験中におけるＣＵＴの良／不良の判定タイミ
ングを決定するストロボ信号（イネーブル信号の一種）
等のタイミング条件等である。

そして、ステップＳ２でＤＵＴの入力端子に与えるテス
トパターン信号ＴＰの設定を行う。このテストパターン
信号ＴＰはＤＵＴの持つ全論理機能が試験されるように
設定される。したがって、ＤＵＴの集積度が増し、Ｓ　
Ｓ　Ｉ　　（Ｓｍａｌｌ　５ｃａｌｅ　！ｎｔｅｇｒａ
ｔｉｏｎ）−＋Ｍ　Ｓ　Ｉ　（旧ｄｄｌｅ　５ｃａｌｅ
　Ｉｎｔｅｇｒａｔｉｏｎ）→Ｌ　Ｓ　Ｉ　（Ｌａｒｇ
ｅ　５ｃａｌｅ　Ｉｎｔｅｇｒａｔｉｏｎ）　→Ｖ　Ｌ
　Ｓ　Ｉ（Ｖｅｒｙ　Ｌａｒｇｅ　５ｃａｌｅ　Ｉｎｔ
ｅｇｒａｔｉｏｎ）となるに従い、テストパターン信号
ＴＰのパターン長は長大化する。

そして、ステップＳ３でＤＵＴの動作条件の１つである
Ｖｃｃレベルを７Ｖに設定し、ステップＳ４で、ステッ
プＳ２で設定されたテストパターン信号ＴＰを順次ＤＵ
Ｔの入力端子に与え、ＤＵＴの出力端子から得られる出
力信号を検出してＤＵＴの（論理）機能テストを行う。

ステップＳ４の機能テストが終了すると、ステップＳ５
でテスト結果が判定される。テスト結果が「不良」と判
定されれば、これ以上試験を続行する必要はないため終
了する。

一方、ステップＳ５でテスト結果が「良」と判定される
と試験を続行し、ステップＳ６以降の処理に移る。ステ
ップＳ６でＤＵＴのＶｃｃレベルを５ｖに変更し、ステ
ップＳ７でテストパターン信号ＴＰを順次ＤＵＴの入力
端子に与え、ステップＳ４と同様にして機能テストを行
う。

ステップＳ７の機能テストが終了すると、ステップＳ８
でテスト結果が判定される。テスト結果が「不良」と判
定されれば、これ以上試験を続行する必要はないため終
了する。

一方、ステップＳ８でテスト結果が「良」と判定される
と、試験を続行し、図示しないが、Ｖｏ。

レベルを４Ｖ、３Ｖと変更し、上記した機能テストを順
次行っていく。

第５図は、第４図で示した試験方法を模式的に示した説
明図である。同図に示すように、同一のテストパターン
信号ＴＰを人力してもｖｃｃレヘルを変更することによ
り、Ｔｅ５ｔ　１〜Ｔｅ５ｔ４から戊る４種類の機能テ
ストを行うことができる。

なお、第４図、第５図の例ではＤＵＴの動作条件として
、ｖｃｏレベルのみを変更したが、他の動作条件を変更
してさらに異なる機能テストを行うことも考えられる。

〔発明が解決しようとする課題〕

従来の半導体集積回路の試験方法は以上のように行われ
ており、ＤＵＴの動作条件をＮ通り設定すると、テスト
パターン信号ＴＰをＤＵＴにＮ回入力することになる。

前述したように、テストパターン信号ＴＰのパターン長
は、ＩＣの集積度の向上に伴い、長大化する傾向にあり
、例えばＭ（Ｍ≦Ｎ）番目に設定された動作条件でテス
トパターン信号ＴＰを人力した時に「不良」判定がなさ
れた場合、（Ｍ−１）番目までに設定された動作条件に
おけるテストパターン信号ＴＰ入力による「良」判定が
無駄になる。なぜならＩＣのテストにおいて１つの機能
テストでも「不良」と判定されると、他の機能テストの
良／不良判定に関係なく、そのＩＣは不良品となるから
である。

特に、ＩＣのウェハロット（ウェハ状態のＩＣチップの
同一製造プロセスにおける母集団）のテストにおいては
、不良品の発生率が高く、特定の動作条件の設定時に一
定の割合で不良が検出される場合が多い。この場合、そ
れ以前に設定された動作条件における機能テストか常に
無駄になる。

このように従来のＩＣの試験方法では、ＩＣの不良品検
出が効率的に行われていないという問題点があった。

この発明は上記のような問題点を解決するためになされ
たもので、ＩＣの不良品を効率的に検出することができ
る半導体集積回路の試験方法を得ることを目的とする。

〔課題を解決するための手段〕この発明にかかる半導体集積回路の試験方法は、半導体
集積回路に対し、予め区分された複数の論理機能テスト
を順次実行することにより、該半導体集積回路の論理特
性の良／不良を検出する半導体集積回路の試験方法であ
って、所定数以上の前記半導体集積回路を標本として、
各前記論理機能テストの不良検出率を算出し、該不良検
出率に基づき、前記論理機能テストの実行順序を変更し
ている。

〔作用〕

この発明においては、所定数以上の半導体集積回路を標
本とした各論理機能テストの不良検出率に基づき、予め
区分された複数の論理機能テストの実行順序を変更する
ため、試験対象の半導体集積回路に対し、過去において
不良検出率の高い論理機能テストから順次実行すること
ができる。

〔実施例〕

第１図はこの発明の一実施例であるＩＣの試験方法を示
すフローチャートである。なお、試験に用いられるテス
トパターン信号ＴＰは、第４図第５図で示した従来例と
同しであるが、第２図に示すように、テストパターン信
号ＴＰはＴＰＩ〜ＴＰ４の部分テストパターン信号に分
割されており、各部分テストパターン信号を単位として
、動作条件であるＶ。０レベルを変更可能にしている。

これに伴い、第２図に示すように、実行順位１の機能テ
ストはＶｃｃレベル７Ｖ・部分テストパターン信号ＴＰ
Ｉ、実行順位２の機能テストは■。０レベル５ｖ・部分
テストパターン信号ＴＰ２・・という具合に、機能テス
トも従来に比べ細分化され、実行順位１〜実行順位１６
の機能テストが初期設定されている。この初期設定にお
ける実行順位には何らかの仮定条件に基づいて定めても
よいし、あるいは全くランダムに定めてもよい。また、
後述するカウント値ｎが０に設定される。

上記設定下において、第１図を参照しつつＩＣの試験手
順を説明する。

まず、ステップＳｌｌで従来同様、ＤＵＴの動作条件の
初期設定を行う。そして、ステップＳ１２てＤＵＴの入
力端子に与えるテストパターン信号ＴＰの設定を行う。

このテストパターンＴＰは、前述したように、部分テス
トパターン信号ＴＰＩ〜ＴＰ４から構成される。

そして、ステップＳ１３てＤＵＴのＶｃｃレヘルを実行
順位１のＶｃｃレヘル（つまり７Ｖ）に設定し、ステッ
プＳ１４で部分テストパターン信号ＴＰ１をＤＵＴの入
力端子に与え、ＤＵＴの出力端子から得られる出力信号
を検出して実行順位１の機能テストを行う。

実行順位１の機能テストが終了すると、ステップＳ１５
でテスト結果が判定される。テスト結果が「不良」と判
定されると、これ以上試験を続行する必要がないため、
ステップＳ２５の処理に移り、実行順位１の機能テスト
で「不良検出」があったことを記録し、その後、後述す
るステップＳ２６以降の処理に移り終了する。

一方、ステップＳ１５でテスト結果が「良」と判定され
ると、ステップＳ１６で実行順位１の機能テストで「良
検出」があったことを記録する。

次に、ステップＳ１７でＤＵＴのＶｃｃレベルを実行順
位２のＶ。Ｃレベル（っまり５Ｖ）に設定し、ステップ
Ｓ１８で部分テストパターン信号ＴＰ２を入力端子に与
え、ＤＵＴの出力端子から得られる実行順位２の機能テ
ストを行う。

実行順位２の機能テストが終了すると、ステップ５１９
でテスト結果が判定される。テスト結果が「不良」と判
定されると、これ以上試験を続行する必要がないため、
ステップＳ２５の処理に移り、実行順位２の機能テスト
で「不良検出」があったことを記録し、その後、後述す
るステップＳ２６以降の処理に移り終了する。

一方、ステップＳ１９でテスト結果が「良」と判定され
ると、ステップＳ２０で実行順位２の機能テストで「良
検出」があったことを記録する。

以降、図示しない（実行順位１６の機能テストのみ、ス
テップ３２１〜２４で示す）が、実行順位３〜１６のＶ
ｃｃレベルで部分テストパターン信号をＴＰ３→ＴＰ４
→ＴＰＩ→ＴＰ２→ＴＰ３と変化させながら、前述した
ステップ３１３〜５１６（３１７〜５２０）と同様な処
理による機能テストを行っていく。

そして、実行順位１〜１６の機能テストが全て「良」と
判定される、あるいはいずれかの機能テストで「不良」
と判定されると、ステップＳ２６の処理に移る。ステッ
プＳ２６でカウント値ｎを１カウントアツプし、ステッ
プＳ２７でカウント値ｎが必要標本数ｍに達したか否か
をチエツクする。

ステップＳ２７でｎ＜ｍと判定されると、終了する。一
方、ｎ≧ｍと判定されると、ステップＳ２８で過去の記
録から各実行順位の機能テストにおけるＤＵＴの不良検
出率を算出し、各部分テストパターン信号単位で、不良
検出率の高いＶ。Ｃレベルの実行順位が上位になるよう
に実行順位を変更する。

例えば、テストパターン信号ＴＰＩにおいて不良検出率
がＶｃｃレベルが５Ｖ、７Ｖ、３Ｖ、４Ｖの順て高く、
テストパターン信号ＴＰ２．ＴＰ３及びＴＰ４において
はそれぞれ［４Ｖ、７Ｖ、３Ｖ、５Ｖ］　、［４Ｖ、５
Ｖ、３Ｖ、７Ｖ］　及び［７Ｖ、３Ｖ、５Ｖ、４Ｖコの
順で不良検出率が高ければ、実行順位１〜１６は第３図
に示すようになる。そして、ステップＳ２９でカウント
値ｎを０にリセットして終了する。

このように、ｍ回のＩＣの論理特性の試験を行う度に、
各実行順位の機能テストの不良検出率を算出し、不良検
出率の高い機能テストが早期に行われるように機能テス
トの実行順位を変更するため、ＩＣが不良品の場合、実
行順位が上位の機能テストにより「不良」判定か行われ
る可能性が強くなり、効率的な不良品検出を行うことが
でき、ひいてはＩＣの生産性を向上させることかできる
。

しかも、テスト結果の精度は従来に比べ寸分ち低下させ
ていない。

したがって、不良品発生率の高いＩＣのウェハロットの
テストにおいて特定の機能テストか一定の割合で「不良
」と判定される場合でも、その機能テストの実行順位は
必ず上位に変更されるため、無駄になる機能テストは最
小限に抑えることができる。

なお、この実施例では、ＤＵＴの動作条件として、ｖｃ
ｃレベルのみ変更したが、ストロボ信号のタイミング等
地の動作条件を変更して機能テストを設定してもよい。

また、この実施例では部分テストパターン信号ＴＰＩ〜
ＴＰ４の人力順序は固定されていたが、これを可変にし
て、全ての細分化された機能テストを通じて、不良検出
率の高い機能テストが先に行われるように、実行順位を
設定すればさらに不良品の検出効率は向上する。

逆に、テストパターン信号ＴＰを部分テストパターン信
号ＴＰＩ〜ＴＰ４に細分化せず、従来例（第５図）のよ
うに、各Ｖｃｃレベル（つまり、第５図のＴｅ５ｔ　１
〜Ｔｅ５ｔ４）に対する不良検出率に基づき、ｖＣＣレ
ベルの設定順序のみを変更しても、従来に比べれば不良
品の検出効率は向上する。

また、第１図のステップＳ２９の処理は行わず、ｎ回以
上のＤＵＴの論理特性の試験が行われると、以降、論理
特性の試験を行う度に不良検出率に基づき、機能テスト
の実行順位の変更を行ってもよい。

〔発明の効果〕

以上説明したように、この発明によれば、所定数以上の
半導体集積回路を標本とした各論理機能テストの不良検
出率に基づき、予め区分された複数の論理機能テストの
実行順序を変更し、半導体集積回路に対し、過去におい
て不良検出率の高い論理機能テストから順次実行するこ
とができるため、試験の精度を劣化させることなく、効
率的な不良半導体集積回路の検出を行うことができる効
果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例であるＩＣの試験方法を示
すフローチャート、第２図及び第３図は第１図で示した
実施例の機能テストを模式的に示す説明図、第４図は従
来のＩＣの試験方法を示すフローチャート、第５図は第
４図で示した従来例の機能テストを模式的に示す説明図
である。図において、ＴＰはテストパターン信号、ＴＰ１〜ＴＰ
４は部分テストパターン信号である。なお、各図中同一符号は同一または相当部分を示す。

Claims

【特許請求の範囲】

（１）半導体集積回路に対し、予め区分された複数の論
理機能テストを順次実行することにより、該半導体集積
回路の論理特性の良／不良を検出する半導体集積回路の
試験方法において、所定数以上の前記半導体集積回路を標本として、各前記
論理機能テストの不良検出率を算出し、該不良検出率に
基づき、前記論理機能テストの実行順序を変更すること
を特徴とする半導体集積回路の試験方法。