JP2760334B2 - 半導体集積回路装置の試験装置及び試験方法 - Google Patents
半導体集積回路装置の試験装置及び試験方法Info
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- JP2760334B2 JP2760334B2 JP7338193A JP33819395A JP2760334B2 JP 2760334 B2 JP2760334 B2 JP 2760334B2 JP 7338193 A JP7338193 A JP 7338193A JP 33819395 A JP33819395 A JP 33819395A JP 2760334 B2 JP2760334 B2 JP 2760334B2
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置の電気的特性を試験する試験装置（AutomaticTest Eq
uipment；ＡＴＥあるいは「ＩＣテスタ」という）に関
し、特に半導体集積回路装置の試験装置におけるバイナ
リサーチ処理方法に関する。
置の電気的特性を試験する試験装置（AutomaticTest Eq
uipment；ＡＴＥあるいは「ＩＣテスタ」という）に関
し、特に半導体集積回路装置の試験装置におけるバイナ
リサーチ処理方法に関する。
【０００２】
【従来の技術】半導体集積回路装置（Integrated Circu
its；「ＩＣ」という）の電気的特性を試験する試験装
置（「ＩＣテスタ」、あるいはAutomatic Test Equipme
nt；「ＡＴＥ」という）は、被試験デバイス（Device U
nder Test、「ＤＵＴ」ともいう）であるＩＣへ電気信
号を印加し、この電気信号に対する被試験デバイスから
の応答出力をＩＣテスタの内部に格納された期待値ある
いは規格データと比較することにより、被試験デバイス
の電気的良・否（パス又はフェイル）の判定を行うもの
である。
its；「ＩＣ」という）の電気的特性を試験する試験装
置（「ＩＣテスタ」、あるいはAutomatic Test Equipme
nt；「ＡＴＥ」という）は、被試験デバイス（Device U
nder Test、「ＤＵＴ」ともいう）であるＩＣへ電気信
号を印加し、この電気信号に対する被試験デバイスから
の応答出力をＩＣテスタの内部に格納された期待値ある
いは規格データと比較することにより、被試験デバイス
の電気的良・否（パス又はフェイル）の判定を行うもの
である。
【０００３】図４は、ＩＣテスタの構成概略図を示し、
図中、１は制御部、２は測定部、３はＤＵＴ、４はメモ
リ部である。
図中、１は制御部、２は測定部、３はＤＵＴ、４はメモ
リ部である。
【０００４】制御部１は、メモリ部４内に格納されたテ
ストプログラムに従って測定部２を制御し、ＤＵＴ３に
対する電気信号を生成させ、この電気信号をＤＵＴ３に
印加させる。また、制御部１はＤＵＴ３から電気信号を
テストプログラム内にて定義された規格値又は期待値と
を比較しＤＵＴ３の電気特性の良・否の判定を行う。
ストプログラムに従って測定部２を制御し、ＤＵＴ３に
対する電気信号を生成させ、この電気信号をＤＵＴ３に
印加させる。また、制御部１はＤＵＴ３から電気信号を
テストプログラム内にて定義された規格値又は期待値と
を比較しＤＵＴ３の電気特性の良・否の判定を行う。
【０００５】通常、ＩＣテスタの良否判定は、ＤＵＴの
出力値と予め定められた規格値との大／小関係で一義的
に行われることが多い。
出力値と予め定められた規格値との大／小関係で一義的
に行われることが多い。
【０００６】しかし、ＤＵＴの出力値そのものを取り込
む場合や、一回のテストでは良否判定ができず、複数回
のテストでＤＵＴの出力値を得る場合等においては、Ｉ
Ｃテスタが有するバイナリサーチ機能が用いられる。こ
のバイナリサーチ機能とは、逐次比較方式による値の検
出（サーチ）方法である。ＩＣテスタで被試験デバイス
の例えばＡＣ試験等を行う際（伝搬遅延時間、信号の立
ち上がり／立ち下がりエッジ、セットアップ／ホールド
時間、パルス幅が規格値にあるか否かを試験する際
に）、ＩＣテスタのファンクション試験において所定の
テストサイクル中にて被試験デバイスの出力信号と期待
値とを比較するコンパレータのストローブタイミングを
バイナリサーチで順次振って、コンパレータの比較結果
に基づきパス／フェイルの境界に対応するストローブタ
イミング（基準タイミングからの時間）から被試験デバ
イスの出力信号エッジのタイミングを導きこれを規格値
と比較する。その際、テストプログラムでバイナリサー
チするパラメータとバイナリサーチする範囲とを設定し
ＩＣテスタはそのテストプログラムに従って設定された
パラメータの値をサーチ範囲内で変化させながら試験
し、サーチ範囲内に存在する試験のパス領域とフェイル
領域の境界値を求める。
む場合や、一回のテストでは良否判定ができず、複数回
のテストでＤＵＴの出力値を得る場合等においては、Ｉ
Ｃテスタが有するバイナリサーチ機能が用いられる。こ
のバイナリサーチ機能とは、逐次比較方式による値の検
出（サーチ）方法である。ＩＣテスタで被試験デバイス
の例えばＡＣ試験等を行う際（伝搬遅延時間、信号の立
ち上がり／立ち下がりエッジ、セットアップ／ホールド
時間、パルス幅が規格値にあるか否かを試験する際
に）、ＩＣテスタのファンクション試験において所定の
テストサイクル中にて被試験デバイスの出力信号と期待
値とを比較するコンパレータのストローブタイミングを
バイナリサーチで順次振って、コンパレータの比較結果
に基づきパス／フェイルの境界に対応するストローブタ
イミング（基準タイミングからの時間）から被試験デバ
イスの出力信号エッジのタイミングを導きこれを規格値
と比較する。その際、テストプログラムでバイナリサー
チするパラメータとバイナリサーチする範囲とを設定し
ＩＣテスタはそのテストプログラムに従って設定された
パラメータの値をサーチ範囲内で変化させながら試験
し、サーチ範囲内に存在する試験のパス領域とフェイル
領域の境界値を求める。
【０００７】従来のバイナリサーチ法の一例として、特
開平１−１１２１７６号公報（特願昭６２−２７００１
０）には、範囲が広いバイナリサーチは試験回数の増大
を招き、試験時間の長大化及び試験コストを増大すると
いう問題を解消するため、テストプログラムに設定され
た冗長度の大きなバイナリサーチ範囲とは別に被試験Ｉ
Ｃのロット固有で適正なバイナリサーチ範囲を算出する
ようにしたＩＣテスタが提案されている。
開平１−１１２１７６号公報（特願昭６２−２７００１
０）には、範囲が広いバイナリサーチは試験回数の増大
を招き、試験時間の長大化及び試験コストを増大すると
いう問題を解消するため、テストプログラムに設定され
た冗長度の大きなバイナリサーチ範囲とは別に被試験Ｉ
Ｃのロット固有で適正なバイナリサーチ範囲を算出する
ようにしたＩＣテスタが提案されている。
【０００８】図５は、ＩＣテスタのバイナリサーチ機能
を用いて、ＤＵＴの出力波形の高レベル（Ｈｉｇｈレベ
ル）幅を求める場合、サーチ範囲及び演算方法を説明す
るためのタイミングチャートである。なお、図５におい
て、テストレートはＩＣテスタのテスト周波数を示し基
準タイミング信号Ｔ0で定められ、入力クロックはＤＵ
Ｔへの入力信号波形、出力波形はＤＵＴからの出力波
形、期待値は予めテストパタン（テストベクトル）に定
義されたＤＵＴの期待値、ＳＴＢは出力波形の電位と期
待値とをコンパレータで比較するタイミングを規定する
ストローブ信号を示している。
を用いて、ＤＵＴの出力波形の高レベル（Ｈｉｇｈレベ
ル）幅を求める場合、サーチ範囲及び演算方法を説明す
るためのタイミングチャートである。なお、図５におい
て、テストレートはＩＣテスタのテスト周波数を示し基
準タイミング信号Ｔ0で定められ、入力クロックはＤＵ
Ｔへの入力信号波形、出力波形はＤＵＴからの出力波
形、期待値は予めテストパタン（テストベクトル）に定
義されたＤＵＴの期待値、ＳＴＢは出力波形の電位と期
待値とをコンパレータで比較するタイミングを規定する
ストローブ信号を示している。
【０００９】先ず、パタンａ内でＤＵＴの出力波形が低
レベル（Ｌｏｗレベル）から高レベル（Ｈｉｇｈレベ
ル）に立ち上がるタイミングＡをサーチ範囲ａL、ａH内
で求め、基準タイミングＴ0に対して時間ｄaを得たとす
る。
レベル（Ｌｏｗレベル）から高レベル（Ｈｉｇｈレベ
ル）に立ち上がるタイミングＡをサーチ範囲ａL、ａH内
で求め、基準タイミングＴ0に対して時間ｄaを得たとす
る。
【００１０】次に、パタンｂ内でＤＵＴ出力波形が高レ
ベル（Ｈｉｇｈレベル）から低レベル（Ｌｏｗレベル）
に立ち下がるタイミングＢをサーチ範囲ａL、ａH内で求
め、同様に時間ｄbを得たとする。
ベル（Ｈｉｇｈレベル）から低レベル（Ｌｏｗレベル）
に立ち下がるタイミングＢをサーチ範囲ａL、ａH内で求
め、同様に時間ｄbを得たとする。
【００１１】この場合、求めるＤＵＴの出力波形のＨｉ
ｇｈレベル幅は、（Ｒ−ｄa＋ｄb）で求まる。このＲ
は、テストレート時間（基準タイミングＴ0で規定され
るテスト周期）を意味している。
ｇｈレベル幅は、（Ｒ−ｄa＋ｄb）で求まる。このＲ
は、テストレート時間（基準タイミングＴ0で規定され
るテスト周期）を意味している。
【００１２】実際のバイナリサーチの処理を、図６及び
図７のフローチャートを参照して以下に説明する。この
バイナリサーチによる値の検出（サーチ）は、テストプ
ログラム内に定義されたサーチ範囲内に求めるべき値が
存在し、且つこれら範囲の上限と下限はテスト結果とし
て相反することが前提とされている（上限でパスの場合
下限ではフェイルという具合に上下限でテスト結果が反
転することが必要）。
図７のフローチャートを参照して以下に説明する。この
バイナリサーチによる値の検出（サーチ）は、テストプ
ログラム内に定義されたサーチ範囲内に求めるべき値が
存在し、且つこれら範囲の上限と下限はテスト結果とし
て相反することが前提とされている（上限でパスの場合
下限ではフェイルという具合に上下限でテスト結果が反
転することが必要）。
【００１３】図６に示すように、サーチレジスタにサー
チ範囲の上限値ａＨを設定し（ステップ６０１）、テス
トを行い（ステップ６０２）、ＤＵＴの出力が期待値と
一致した場合パスとなり、パスの値を格納するレジスタ
ＰＶに上限値ａＨを設定し（ステップ６０４）、フェイ
ルであれば、フェイルの値を格納するレジスタＦＶにａ
Ｈを設定し（ステップ６０５）、次にサーチレジスタに
下限値ａＬを設定して再びテストを行い（ステップ６０
６〜６０７）、テスト結果がパスの場合、サーチ不可能
であるとしてサーチ不可処理（すなわち、設定された上
限、下限で共にパスしており、テスト結果が上限下限で
反転していず、このサーチ範囲内にはパス／フェイル境
界値がない）を行って（ステップ６０９）終了し、フェ
イルであれば、フェイル値（フェイルの境界）をＦＶ＝
ａＬとする（ステップ６１０）。
チ範囲の上限値ａＨを設定し（ステップ６０１）、テス
トを行い（ステップ６０２）、ＤＵＴの出力が期待値と
一致した場合パスとなり、パスの値を格納するレジスタ
ＰＶに上限値ａＨを設定し（ステップ６０４）、フェイ
ルであれば、フェイルの値を格納するレジスタＦＶにａ
Ｈを設定し（ステップ６０５）、次にサーチレジスタに
下限値ａＬを設定して再びテストを行い（ステップ６０
６〜６０７）、テスト結果がパスの場合、サーチ不可能
であるとしてサーチ不可処理（すなわち、設定された上
限、下限で共にパスしており、テスト結果が上限下限で
反転していず、このサーチ範囲内にはパス／フェイル境
界値がない）を行って（ステップ６０９）終了し、フェ
イルであれば、フェイル値（フェイルの境界）をＦＶ＝
ａＬとする（ステップ６１０）。
【００１４】そして、このパス値とフェイル値ＰＶ、Ｆ
Ｖの差の絶対値（＝｜ＰＶ−ＦＶ｜）が予め定められた
所定の分解能ＲＥ以下である場合には、最小分解能に到
達したため、パス／フェイル境界値が求められたことに
相当し、パス／フェイルの境界値であるサーチ結果を、
上限値のＰＶとする（ステップ６１２）。
Ｖの差の絶対値（＝｜ＰＶ−ＦＶ｜）が予め定められた
所定の分解能ＲＥ以下である場合には、最小分解能に到
達したため、パス／フェイル境界値が求められたことに
相当し、パス／フェイルの境界値であるサーチ結果を、
上限値のＰＶとする（ステップ６１２）。
【００１５】一方、｜ＰＶ−ＦＶ｜が分解能ＲＥより大
であれば、図７に示すように、上限ＰＶと下限ＦＶとの
中間値ａを新たにサーチレジスタに設定してテストを行
い（ステップ７０１〜７０３）、パス／フェイルに応じ
て、テスト結果を格納するレジスタＲＴを「Ｐ」、
「Ｆ」とする（ステップ７０５、７０６）。
であれば、図７に示すように、上限ＰＶと下限ＦＶとの
中間値ａを新たにサーチレジスタに設定してテストを行
い（ステップ７０１〜７０３）、パス／フェイルに応じ
て、テスト結果を格納するレジスタＲＴを「Ｐ」、
「Ｆ」とする（ステップ７０５、７０６）。
【００１６】そして、ＰＶとａの差の絶対値（＝｜ＰＶ
−ａ｜）が分解能ＲＥ以下の時において、テスト結果を
格納するレジスタＲＴがパス（「Ｐ」）を示している場
合、サーチ結果をａとし（ステップ７１０）、フェイル
の場合、サーチ結果をＰＶとする（ステップ７１１）。
−ａ｜）が分解能ＲＥ以下の時において、テスト結果を
格納するレジスタＲＴがパス（「Ｐ」）を示している場
合、サーチ結果をａとし（ステップ７１０）、フェイル
の場合、サーチ結果をＰＶとする（ステップ７１１）。
【００１７】｜ＰＶ−ａ｜が分解能ＲＥよりも大の時に
は、テスト結果がパスの場合、パス境界を直前のテスト
においてサーチレジスタに設定された値ａをパス値のレ
ジスタに設定し（ＰＶ＝ａ）、ａとＦＶの中間値を新た
にａとして（ステップ７１３）、このａをサーチレジス
タに設定してサーチを繰り返す（図７のステップ７０２
へ移行する）。テスト結果がフェイルの場合、フェイル
値のレジスタＦＶにａを設定し、ａとＰＶの中間値を新
たにａとして（ステップ７１２）、このａをサーチレジ
スタに設定してサーチを繰り返す。
は、テスト結果がパスの場合、パス境界を直前のテスト
においてサーチレジスタに設定された値ａをパス値のレ
ジスタに設定し（ＰＶ＝ａ）、ａとＦＶの中間値を新た
にａとして（ステップ７１３）、このａをサーチレジス
タに設定してサーチを繰り返す（図７のステップ７０２
へ移行する）。テスト結果がフェイルの場合、フェイル
値のレジスタＦＶにａを設定し、ａとＰＶの中間値を新
たにａとして（ステップ７１２）、このａをサーチレジ
スタに設定してサーチを繰り返す。
【００１８】このバイナリサーチ機能は、先に逐次比較
方式と述べたように、逐次比較方式のアナログ・ディジ
タル変換器（ＡＤ変換器）と同様に、検出値を求める場
合、上位のビットより決定していき、最小分解能すなわ
ち最小ビットに至るまで決定された時点でサーチを終了
するものである。
方式と述べたように、逐次比較方式のアナログ・ディジ
タル変換器（ＡＤ変換器）と同様に、検出値を求める場
合、上位のビットより決定していき、最小分解能すなわ
ち最小ビットに至るまで決定された時点でサーチを終了
するものである。
【００１９】このため、サーチの回数は、サーチ範囲内
の求めるべき値をディジタルで表した際、既にサーチ範
囲で決まった上位ビットを除く下位ビットの桁数分とさ
れる。
の求めるべき値をディジタルで表した際、既にサーチ範
囲で決まった上位ビットを除く下位ビットの桁数分とさ
れる。
【００２０】一方、ＩＣテスタは、テスト時間短縮すな
わちテストコストを低減させるべく一台のＩＣテスタで
同時に複数個の被試験ＩＣの試験を行う並列機能を具備
してている。
わちテストコストを低減させるべく一台のＩＣテスタで
同時に複数個の被試験ＩＣの試験を行う並列機能を具備
してている。
【００２１】いま、並列数を２ヶと仮定した場合、図８
に示すように、２つの被試験デバイスＤＵＴ１、２の各
々の出力波形により、Ｈｉｇｈレベル幅Ｗ1及びＷ2を求
める場合は、図９に流れ図で示すように、先ず、テスト
プログラム内あるいはＩＣテスタのシステム内の制御部
の認識により、並列測定モードを解除して、１ヶ測定モ
ードを指定する（ステップ９０１）。この１ヶ測定モー
ド（シングルモード）とは、先ずＤＵＴ１についてテス
トし、テスト終了後、次にＤＵＴ２についてテストする
モードである。
に示すように、２つの被試験デバイスＤＵＴ１、２の各
々の出力波形により、Ｈｉｇｈレベル幅Ｗ1及びＷ2を求
める場合は、図９に流れ図で示すように、先ず、テスト
プログラム内あるいはＩＣテスタのシステム内の制御部
の認識により、並列測定モードを解除して、１ヶ測定モ
ードを指定する（ステップ９０１）。この１ヶ測定モー
ド（シングルモード）とは、先ずＤＵＴ１についてテス
トし、テスト終了後、次にＤＵＴ２についてテストする
モードである。
【００２２】従って、先ず、ＤＵＴ１に対し、バイナリ
サーチ機能によりｄa1、ｄb1を求め、Ｈｉｇｈレベル幅
Ｗ1を演算（Ｗ１＝Ｒ−ｄａ１＋ｄｂ１）で求める（ス
テップ９０２〜９０４）。次に、ＤＵＴ２に対し、同様
にしてバイナリサーチでｄａ２、ｄｂ２を求め、Ｈｉｇ
ｈレベル幅Ｗ2を演算（Ｗ２＝Ｒ−ｄａ２＋ｄｂ２）で
求めていた（ステップ９０５〜９０７）。そして１ヶ測
定モードの後に並列測定モードの指定が行われる（ステ
ップ９０９）。
サーチ機能によりｄa1、ｄb1を求め、Ｈｉｇｈレベル幅
Ｗ1を演算（Ｗ１＝Ｒ−ｄａ１＋ｄｂ１）で求める（ス
テップ９０２〜９０４）。次に、ＤＵＴ２に対し、同様
にしてバイナリサーチでｄａ２、ｄｂ２を求め、Ｈｉｇ
ｈレベル幅Ｗ2を演算（Ｗ２＝Ｒ−ｄａ２＋ｄｂ２）で
求めていた（ステップ９０５〜９０７）。そして１ヶ測
定モードの後に並列測定モードの指定が行われる（ステ
ップ９０９）。
【００２３】
【発明が解決しようとする課題】このように、従来のＩ
Ｃテスタのバイナリサーチ機能は、並列測定機能と同時
に用いると、各ＤＵＴの値を個別に求めることができ
ず、並列測定時においてもバイナリサーチによるテスト
実行時にシングルモードに設定し直すことが必要とさ
れ、このためテスト回数及びテスト時間が増大するとい
う問題点を有する。
Ｃテスタのバイナリサーチ機能は、並列測定機能と同時
に用いると、各ＤＵＴの値を個別に求めることができ
ず、並列測定時においてもバイナリサーチによるテスト
実行時にシングルモードに設定し直すことが必要とさ
れ、このためテスト回数及びテスト時間が増大するとい
う問題点を有する。
【００２４】図１０を参照して、この理由を詳細に説明
する。
する。
【００２５】ＩＣテスタで２ヶの被試験デバイスを並列
測定する際においてバイナリサーチ機能を用いた場合、
バイナリサーチ機能は期待値との比較で求めるべき値を
サーチするので、両ＤＵＴ１、２の判定値が一致する部
分、図中ではＡ2とＢ1のタイミングとなる（図１０のＤ
ＵＴ１＆２のサーチ結果と等価波形参照）。
測定する際においてバイナリサーチ機能を用いた場合、
バイナリサーチ機能は期待値との比較で求めるべき値を
サーチするので、両ＤＵＴ１、２の判定値が一致する部
分、図中ではＡ2とＢ1のタイミングとなる（図１０のＤ
ＵＴ１＆２のサーチ結果と等価波形参照）。
【００２６】これはタイミングＡ２に関してはＤＵＴ２
の出力波形立ち上がりのタイミングであり、タイミング
Ｂ1に関してはＤＵＴ１の立ち下がりのタイミングとさ
れるという具合に二つのＤＵＴについて混在したタイミ
ングとされ、各々のＤＵＴ１、ＤＵＴ２の立ち上がり／
立ち下がりのタイミングを求めることができないことに
よる。
の出力波形立ち上がりのタイミングであり、タイミング
Ｂ1に関してはＤＵＴ１の立ち下がりのタイミングとさ
れるという具合に二つのＤＵＴについて混在したタイミ
ングとされ、各々のＤＵＴ１、ＤＵＴ２の立ち上がり／
立ち下がりのタイミングを求めることができないことに
よる。
【００２７】これは従来のＩＣテスタが並列測定対応の
バイナリサーチ機能を有していないことによる。
バイナリサーチ機能を有していないことによる。
【００２８】ここで、テストレートを１μｓ、実行パタ
ン数（テストベクトル長）を１０００、ＩＣテスタがシ
ステムを走行させたり、次のバイナリサーチ処理を実行
するために必要とされる演算時間を１０ｍｓ、バイナリ
サーチで求める値の下位８ビットを決定する場合、（１
μｓ／パタン×１０００パタン＋１０ｍｓ）×８×２Ｄ
ＵＴ＝１７６ｍｓ（ミリ秒）を要し、このため完全に並
列テストができたと仮定した場合、８８ｍｓ程テスト時
間の長大化を招くという問題点を有する。
ン数（テストベクトル長）を１０００、ＩＣテスタがシ
ステムを走行させたり、次のバイナリサーチ処理を実行
するために必要とされる演算時間を１０ｍｓ、バイナリ
サーチで求める値の下位８ビットを決定する場合、（１
μｓ／パタン×１０００パタン＋１０ｍｓ）×８×２Ｄ
ＵＴ＝１７６ｍｓ（ミリ秒）を要し、このため完全に並
列テストができたと仮定した場合、８８ｍｓ程テスト時
間の長大化を招くという問題点を有する。
【００２９】本発明は、上記問題点に鑑みてなされたも
のであって、同時並列測定時でも各ＤＵＴの値をバイナ
リサーチできるようにしたＩＣテスタを提供することを
目的とする。
のであって、同時並列測定時でも各ＤＵＴの値をバイナ
リサーチできるようにしたＩＣテスタを提供することを
目的とする。
【００３０】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、（ａ）複数の被試験半導体集積回路装置
に対してパス／フェイル境界値を求めるバイナリサーチ
テストを、前記複数の被試験半導体集積回路装置間でパ
ス／フェイル結果が相違するか、又は所定の分解能に達
するまで並列に行う工程と、（ｂ）前記工程（ａ）でパ
ス／フェイル結果が相違した際に前記工程（ａ）に継続
して前記被試験半導体集積回路装置のそれぞれについて
所定の分解能に達するまでバイナリサーチテストを個別
に行う工程と、を含むことを特徴とする半導体集積回路
装置の試験方法を提供する。
め、本発明は、（ａ）複数の被試験半導体集積回路装置
に対してパス／フェイル境界値を求めるバイナリサーチ
テストを、前記複数の被試験半導体集積回路装置間でパ
ス／フェイル結果が相違するか、又は所定の分解能に達
するまで並列に行う工程と、（ｂ）前記工程（ａ）でパ
ス／フェイル結果が相違した際に前記工程（ａ）に継続
して前記被試験半導体集積回路装置のそれぞれについて
所定の分解能に達するまでバイナリサーチテストを個別
に行う工程と、を含むことを特徴とする半導体集積回路
装置の試験方法を提供する。
【００３１】また、本発明は、被試験半導体集積回路装
置に対して所定のサーチ範囲から開始してパス／フェイ
ルの境界を画する値をバイナリサーチ法に基づき反復的
にテストして求める手段を備えると共に、複数の被試験
半導体集積回路装置を並列測定モードでテストする手段
を具備してなる半導体集積回路装置の試験装置におい
て、パス及びフェイル時にサーチで設定した値を格納す
るレジスタを並列測定対象の前記被試験半導体集積回路
装置の数に対応して備え、前記複数の被試験半導体集積
回路装置に対して並列してバイナリサーチを行い、この
並列型バイナリサーチにおいて、前記複数の被試験半導
体集積回路装置の間で互いに相違するパス／フェイル結
果が発生した場合には、個々の被試験半導体集積回路装
置に対してバイナリサーチを逐次的に行い各被試験半導
体集積回路装置のパス／フェイル境界値を個別に求める
ようにしたことを特徴とする半導体集積回路装置の試験
装置を提供する。
置に対して所定のサーチ範囲から開始してパス／フェイ
ルの境界を画する値をバイナリサーチ法に基づき反復的
にテストして求める手段を備えると共に、複数の被試験
半導体集積回路装置を並列測定モードでテストする手段
を具備してなる半導体集積回路装置の試験装置におい
て、パス及びフェイル時にサーチで設定した値を格納す
るレジスタを並列測定対象の前記被試験半導体集積回路
装置の数に対応して備え、前記複数の被試験半導体集積
回路装置に対して並列してバイナリサーチを行い、この
並列型バイナリサーチにおいて、前記複数の被試験半導
体集積回路装置の間で互いに相違するパス／フェイル結
果が発生した場合には、個々の被試験半導体集積回路装
置に対してバイナリサーチを逐次的に行い各被試験半導
体集積回路装置のパス／フェイル境界値を個別に求める
ようにしたことを特徴とする半導体集積回路装置の試験
装置を提供する。
【００３２】本発明に係る半導体集積回路装置の試験装
置は、各ＤＵＴ毎にバイナリサーチで要するレジスタ、
すなわち直前のテスト結果、直前のパス時及びフェイル
時サーチで設定した値を格納するレジスタを有し、各Ｄ
ＵＴのサーチ結果が一致する迄、並列同時測定を行い、
サーチ結果が一致しない時、各々のＤＵＴ毎に、好まし
くは、並列テスト実行時のサーチ範囲に基づきバイナリ
サーチを行い、パス／フェイル境界値を求めるように構
成されたバイナリサーチ機能を具備したものである。
置は、各ＤＵＴ毎にバイナリサーチで要するレジスタ、
すなわち直前のテスト結果、直前のパス時及びフェイル
時サーチで設定した値を格納するレジスタを有し、各Ｄ
ＵＴのサーチ結果が一致する迄、並列同時測定を行い、
サーチ結果が一致しない時、各々のＤＵＴ毎に、好まし
くは、並列テスト実行時のサーチ範囲に基づきバイナリ
サーチを行い、パス／フェイル境界値を求めるように構
成されたバイナリサーチ機能を具備したものである。
【００３３】
【発明の実施の形態】本発明の実施の形態を図面を参照
して以下に説明する。なお、本実施形態に係るＩＣテス
タの基本構成は図４に示すものとし、複数の被試験デバ
イス（「ＤＵＴ」という）を同時に並列測定する機能を
具備しているものとする。
して以下に説明する。なお、本実施形態に係るＩＣテス
タの基本構成は図４に示すものとし、複数の被試験デバ
イス（「ＤＵＴ」という）を同時に並列測定する機能を
具備しているものとする。
【００３４】図１ないし図３は、本発明の一実施形態に
係るバイナリサーチ機能の処理フローを示した流れ図で
ある。なお、基本的なバイナリサーチ機能は従来のＩＣ
テスタのバイナリサーチ機能と同等である。すなわち、
ＩＣテスタ内部の制御部サーチ範囲ａH、ａLよりテスト
を実行し、それ等のテスト結果に基づいて、次にテスト
する場合に用いる値を演算しサーチレジスタに設定し、
テストを実行していく。これら処理をレジスタの最小ビ
ットすなわち所定の分解能まで求めるものであり、処理
の流れの概略は図６及び図７で説明したものと同様であ
る。
係るバイナリサーチ機能の処理フローを示した流れ図で
ある。なお、基本的なバイナリサーチ機能は従来のＩＣ
テスタのバイナリサーチ機能と同等である。すなわち、
ＩＣテスタ内部の制御部サーチ範囲ａH、ａLよりテスト
を実行し、それ等のテスト結果に基づいて、次にテスト
する場合に用いる値を演算しサーチレジスタに設定し、
テストを実行していく。これら処理をレジスタの最小ビ
ットすなわち所定の分解能まで求めるものであり、処理
の流れの概略は図６及び図７で説明したものと同様であ
る。
【００３５】本発明の実施形態が、図６及び図７に示し
た従来例と相違する点は、並列測定時において各ＤＵＴ
毎に直前のテスト結果、直前のパス時及びフェイル時の
サーチで用いる値を格納するレジスタを有し、ＩＣテス
タ内部の制御部が各処理毎にどのＤＵＴに対して処理し
ているかを判別するためのレジスタを備えた点である。
た従来例と相違する点は、並列測定時において各ＤＵＴ
毎に直前のテスト結果、直前のパス時及びフェイル時の
サーチで用いる値を格納するレジスタを有し、ＩＣテス
タ内部の制御部が各処理毎にどのＤＵＴに対して処理し
ているかを判別するためのレジスタを備えた点である。
【００３６】本実施形態に係るＩＣテスタのバイナリサ
ーチの方法を説明すると、制御部は、並列テスト対象の
複数のＤＵＴの各々に対して同時バイナリサーチを開始
する。
ーチの方法を説明すると、制御部は、並列テスト対象の
複数のＤＵＴの各々に対して同時バイナリサーチを開始
する。
【００３７】複数のＤＵＴに対するバイナリサーチのサ
ーチ方法は、それぞれ図６及び図７の従来例と同様であ
る。
ーチ方法は、それぞれ図６及び図７の従来例と同様であ
る。
【００３８】制御部は複数のＤＵＴについて各ＤＵＴの
サーチ時のテスト結果が一致するところまで、見かけ
上、複数のＤＵＴを１つのＤＵＴと見なし、サーチを実
行する（この場合、処理フローは図６及び図７の流れ図
に従う）。
サーチ時のテスト結果が一致するところまで、見かけ
上、複数のＤＵＴを１つのＤＵＴと見なし、サーチを実
行する（この場合、処理フローは図６及び図７の流れ図
に従う）。
【００３９】サーチ時のテスト結果が複数のＤＵＴで互
いに一致しない場合（一致しなくなったサーチ範囲にお
いて）、各ＤＵＴのテスト結果レジスタへテスト結果を
それぞれ格納し、直前のパス、フェイル時のサーチで設
定した値をレジスタに格納し、待避する。
いに一致しない場合（一致しなくなったサーチ範囲にお
いて）、各ＤＵＴのテスト結果レジスタへテスト結果を
それぞれ格納し、直前のパス、フェイル時のサーチで設
定した値をレジスタに格納し、待避する。
【００４０】以降、制御部は、複数のＤＵＴの同時測定
におけるバイナリサーチで既に得られているサーチ範囲
等の情報に基づき各ＤＵＴ毎にバイナリサーチを個別
（逐次的）に実行する。
におけるバイナリサーチで既に得られているサーチ範囲
等の情報に基づき各ＤＵＴ毎にバイナリサーチを個別
（逐次的）に実行する。
【００４１】その際、個々のＤＵＴのバイナリサーチ処
理の再開始にあたっては、レジスタに格納、待避した情
報、すなわち直前のパス、フェイル時のサーチ時に設定
した値や、テスト結果を用いて、同時測定での各ＤＵＴ
のサーチ処理で不一致の部分（求める値の下位側ビッ
ト）のみをサーチを実行する。
理の再開始にあたっては、レジスタに格納、待避した情
報、すなわち直前のパス、フェイル時のサーチ時に設定
した値や、テスト結果を用いて、同時測定での各ＤＵＴ
のサーチ処理で不一致の部分（求める値の下位側ビッ
ト）のみをサーチを実行する。
【００４２】図１ないし図３を参照して、本実施形態の
制御部におけるバイナリサーチの処理フローを説明す
る。
制御部におけるバイナリサーチの処理フローを説明す
る。
【００４３】同時測定のＤＵＴの数を２とした場合、初
期設定として、ＤＵＴ１、ＤＵＴ２を識別する符号を割
り振り（例えばＤＵＴ１は「１」、ＤＵＴ２は
「２」）、並列同時テストを意味するために両ＤＵＴに
は「３」（＝ＤＵＴ１＋ＤＵＴ２）を設定しておく（ス
テップ１００）。
期設定として、ＤＵＴ１、ＤＵＴ２を識別する符号を割
り振り（例えばＤＵＴ１は「１」、ＤＵＴ２は
「２」）、並列同時テストを意味するために両ＤＵＴに
は「３」（＝ＤＵＴ１＋ＤＵＴ２）を設定しておく（ス
テップ１００）。
【００４４】そして、サーチレジスタに上限値ａＨを設
定し（ステップ１０１）、テストが１ヶのＤＵＴの個別
測定か、両ＤＵＴの同時測定かを判別し（ステップ１０
２〜１０３）、両ＤＵＴテスト、又は個別のテストを行
う（ステップ１０４〜１０６）。
定し（ステップ１０１）、テストが１ヶのＤＵＴの個別
測定か、両ＤＵＴの同時測定かを判別し（ステップ１０
２〜１０３）、両ＤＵＴテスト、又は個別のテストを行
う（ステップ１０４〜１０６）。
【００４５】そして、テスト結果がパスの場合の上限値
の処理として、両ＤＵＴテストの場合、パス値格納レジ
スタＰＶ、ＰＶ１、ＰＶ２にａＨと設定し（ステップ１
１０）、個別のＤＵＴのテストの場合、対応するパス値
格納レジスタＰＶｉ（ｉ＝１，２）に上限値ａＨを設定
する（ステップ１１１、１１２）。
の処理として、両ＤＵＴテストの場合、パス値格納レジ
スタＰＶ、ＰＶ１、ＰＶ２にａＨと設定し（ステップ１
１０）、個別のＤＵＴのテストの場合、対応するパス値
格納レジスタＰＶｉ（ｉ＝１，２）に上限値ａＨを設定
する（ステップ１１１、１１２）。
【００４６】また、テスト結果がフェイルの場合、両Ｄ
ＵＴテストの場合にはフェイル値格納レジスタＦＶ、Ｆ
Ｖ１、ＦＶ２にａＨを設定し（ステップ１２３）、個別
のＤＵＴのテストの場合には対応するフェイル値格納用
レジスタＦＶｉ（ｉ＝１，２）にａＨを設定する（ステ
ップ１２４、１２５）。
ＵＴテストの場合にはフェイル値格納レジスタＦＶ、Ｆ
Ｖ１、ＦＶ２にａＨを設定し（ステップ１２３）、個別
のＤＵＴのテストの場合には対応するフェイル値格納用
レジスタＦＶｉ（ｉ＝１，２）にａＨを設定する（ステ
ップ１２４、１２５）。
【００４７】次に、サーチレジスタに下限値ａＬを設定
し（ステップ１１３）、テスト（ステップ１１４）を行
いテスト結果がパスであった場合サーチ不可処理に対応
して、両ＤＵＴの並列測定の場合にはこれらがサーチ不
可であるとの処理を行い（ステップ１２０）終了し、Ｄ
ＵＴ１、ＤＵＴ２の個々の測定の場合、ＤＵＴ１の場合
にはサーチ不可処理を行いＤＵＴをＤＵＴ２に切換え
（ステップ１２２）、ステップ１０２へ移行してＤＵＴ
２のテストを行う。サーチ不可がＤＵＴ２の場合エラー
処理を行い（ステップ１２１）終了する。
し（ステップ１１３）、テスト（ステップ１１４）を行
いテスト結果がパスであった場合サーチ不可処理に対応
して、両ＤＵＴの並列測定の場合にはこれらがサーチ不
可であるとの処理を行い（ステップ１２０）終了し、Ｄ
ＵＴ１、ＤＵＴ２の個々の測定の場合、ＤＵＴ１の場合
にはサーチ不可処理を行いＤＵＴをＤＵＴ２に切換え
（ステップ１２２）、ステップ１０２へ移行してＤＵＴ
２のテストを行う。サーチ不可がＤＵＴ２の場合エラー
処理を行い（ステップ１２１）終了する。
【００４８】ステップ１１４のテスト結果がフェイルの
際に、両ＤＵＴテストの場合、フェイル値格納レジスタ
ＦＶ、ＦＶ１、ＦＶ２にａＬを設定し（ステップ１２
８）、個別のＤＵＴのテストの場合、対応するフェイル
値格納用レジスタＦＶｉ（ｉ＝１，２）にａＨを設定す
る（ステップ１３０、１２９）。
際に、両ＤＵＴテストの場合、フェイル値格納レジスタ
ＦＶ、ＦＶ１、ＦＶ２にａＬを設定し（ステップ１２
８）、個別のＤＵＴのテストの場合、対応するフェイル
値格納用レジスタＦＶｉ（ｉ＝１，２）にａＨを設定す
る（ステップ１３０、１２９）。
【００４９】そして、図２に示すように、個別のＤＵＴ
テストの場合、サーチ範囲の情報であるパス／フェイル
値格納用レジスタを待避用レジスタに格納待避する。す
なわち、ＤＵＴ１の場合、ｐＶ１＝ＰＶ１、ｆＶ１＝Ｆ
Ｖ１（ステップ２０４）、ＤＵＴ２の場合、ｐＶ２＝Ｐ
Ｖ２、ｆＶ２＝ＦＶ２とサーチ情報を待避する（ステッ
プ２０３）。
テストの場合、サーチ範囲の情報であるパス／フェイル
値格納用レジスタを待避用レジスタに格納待避する。す
なわち、ＤＵＴ１の場合、ｐＶ１＝ＰＶ１、ｆＶ１＝Ｆ
Ｖ１（ステップ２０４）、ＤＵＴ２の場合、ｐＶ２＝Ｐ
Ｖ２、ｆＶ２＝ＦＶ２とサーチ情報を待避する（ステッ
プ２０３）。
【００５０】分解能ＲＥが｜ＰＶ−ＦＶ｜以上の場合に
は、パス／フェイル境界値として、両ＤＵＴテストの時
にはサーチ結果をＤＵＴ１、ＤＵＴ２共にＰＶとし（ス
テップ２１０）、ＤＵＴ１の時はＰＶとし（ステップ２
１３）、ＤＵＴ２のテストに移行し（ステップ２１
４）、ＤＵＴ２の場合サーチ結果をＰＶとして（ステッ
プ２１１）、終了する。
は、パス／フェイル境界値として、両ＤＵＴテストの時
にはサーチ結果をＤＵＴ１、ＤＵＴ２共にＰＶとし（ス
テップ２１０）、ＤＵＴ１の時はＰＶとし（ステップ２
１３）、ＤＵＴ２のテストに移行し（ステップ２１
４）、ＤＵＴ２の場合サーチ結果をＰＶとして（ステッ
プ２１１）、終了する。
【００５１】分解能ＲＥが｜ＰＶ−ＦＶ｜よりも小の場
合には、両ＤＵＴテストの時には中間値をａ＝（ＰＶ＋
ＦＶ）／２（ステップ２１６）、ＤＵＴ１の場合、ａ＝
（ＰＶ１＋ＦＶ１）／２（ステップ２１５）、ＤＵＴ２
の場合、ａ＝（ＰＶ２＋ＦＶ２）／２とする（ステップ
２１２）。
合には、両ＤＵＴテストの時には中間値をａ＝（ＰＶ＋
ＦＶ）／２（ステップ２１６）、ＤＵＴ１の場合、ａ＝
（ＰＶ１＋ＦＶ１）／２（ステップ２１５）、ＤＵＴ２
の場合、ａ＝（ＰＶ２＋ＦＶ２）／２とする（ステップ
２１２）。
【００５２】そして、中間値ａをサーチレジスタに設定
して（ステップ２１７）、テストを行い（ステップ２１
８）、図３に示すように、テスト結果がフェイルの場
合、レジスタＲＴを「Ｆ」とした（ステップ３０２）後
に、両ＤＵＴテスト、個々のＤＵＴに応じてＰＶを設定
し（ステップ３０５、３０７、３０８）する。
して（ステップ２１７）、テストを行い（ステップ２１
８）、図３に示すように、テスト結果がフェイルの場
合、レジスタＲＴを「Ｆ」とした（ステップ３０２）後
に、両ＤＵＴテスト、個々のＤＵＴに応じてＰＶを設定
し（ステップ３０５、３０７、３０８）する。
【００５３】次に、｜ＰＶ−ａ｜が分解能ＲＥ以下の
時、テスト結果がパスの場合、ＰＶ＝ａに設定し（ステ
ップ３１５）、両ＤＵＴテストの場合、サーチ結果とし
てＰＶ（ステップ３２１）、個々のＤＵＴ１、ＤＵＴ２
のテストの場合にはＰＶｉ（ｉ＝１，２）をサーチ結果
とし（ステップ３２０、３１９）、ＤＵＴ１の場合、Ｄ
ＵＴ２のテストに移行する（図１のターミナルに移
行）。
時、テスト結果がパスの場合、ＰＶ＝ａに設定し（ステ
ップ３１５）、両ＤＵＴテストの場合、サーチ結果とし
てＰＶ（ステップ３２１）、個々のＤＵＴ１、ＤＵＴ２
のテストの場合にはＰＶｉ（ｉ＝１，２）をサーチ結果
とし（ステップ３２０、３１９）、ＤＵＴ１の場合、Ｄ
ＵＴ２のテストに移行する（図１のターミナルに移
行）。
【００５４】そして、テストが結果がフェイルの場合
（レジスタＲＴが「Ｆ」）、両ＤＵＴテストの場合、パ
ス値格納レジスタＰＶに中間値ａを設定すると共に、中
間値を（ａ＋ＦＶ）／２とし（ステップ３２５）、個々
のＤＵＴ１、ＤＵＴ２のテストの場合にはＰＶｉ＝ａ、
ａ＝（ａ＋ＦＶｉ）／２（ｉ＝１，２）とする（ステッ
プ３２８、３２７）。また、パスの場合、両ＤＵＴテス
トの場合、フェイル値格納レジスタＦＶに中間値ａを設
定すると共に、中間値を（ａ＋ＰＶ）／２とし（ステッ
プ３１８）、個々のＤＵＴ１、ＤＵＴ２のテストの場合
には個々のフェイル値格納レジスタＦＶｉ＝ａ、ａ＝
（ａ＋ＰＶｉ）／２（ｉ＝１，２）とし（ステップ３１
７、３２２）、サーチレジスタにａを設定してテストを
行う（図２のステップ２１７に移行）。
（レジスタＲＴが「Ｆ」）、両ＤＵＴテストの場合、パ
ス値格納レジスタＰＶに中間値ａを設定すると共に、中
間値を（ａ＋ＦＶ）／２とし（ステップ３２５）、個々
のＤＵＴ１、ＤＵＴ２のテストの場合にはＰＶｉ＝ａ、
ａ＝（ａ＋ＦＶｉ）／２（ｉ＝１，２）とする（ステッ
プ３２８、３２７）。また、パスの場合、両ＤＵＴテス
トの場合、フェイル値格納レジスタＦＶに中間値ａを設
定すると共に、中間値を（ａ＋ＰＶ）／２とし（ステッ
プ３１８）、個々のＤＵＴ１、ＤＵＴ２のテストの場合
には個々のフェイル値格納レジスタＦＶｉ＝ａ、ａ＝
（ａ＋ＰＶｉ）／２（ｉ＝１，２）とし（ステップ３１
７、３２２）、サーチレジスタにａを設定してテストを
行う（図２のステップ２１７に移行）。
【００５５】本実施形態では、同時測定のＤＵＴの数を
２とした場合であるが、同時測定のＤＵＴの数はこれ以
上でも、各レジスタ数を並列数と対応させることにより
対応できる。
２とした場合であるが、同時測定のＤＵＴの数はこれ以
上でも、各レジスタ数を並列数と対応させることにより
対応できる。
【００５６】このように、本実施形態のＩＣテスタのバ
イナリサーチ機能は、各ＤＵＴ毎にバイナリサーチで要
するレジスタ、すなわち直前のテスト結果、直前のパ
ス、フェイル時、サーチで設定した値を格納するレジス
タを有し、各ＤＵＴのサーチ結果が一致する間は同時並
列測定を実行し、不一致の部分より各ＤＵＴ毎にサーチ
を実行するように構成したことにより、並列測定時にバ
イナリサーチ機能を用いるテストにおいて、例えば前述
の条件で、不一致部分が３ビット相当であれば、（１μ
ｓ／パタン×１０００パタン＋１０ｍｓ）×（８−３）
×２ＤＵＴ＝１２１ｍｓ（ミリ秒）とされ、前記従来例
の実行時間１７６ｍｓと比較して５５ｍｓも短縮でき
る。なお、本発明に係る試験装置及び試験方法は、ＬＳ
Ｉテスタ、メモリテスタ、リニアテスタ、アナログディ
ジタル混在型テスタ等に適用可能である。
イナリサーチ機能は、各ＤＵＴ毎にバイナリサーチで要
するレジスタ、すなわち直前のテスト結果、直前のパ
ス、フェイル時、サーチで設定した値を格納するレジス
タを有し、各ＤＵＴのサーチ結果が一致する間は同時並
列測定を実行し、不一致の部分より各ＤＵＴ毎にサーチ
を実行するように構成したことにより、並列測定時にバ
イナリサーチ機能を用いるテストにおいて、例えば前述
の条件で、不一致部分が３ビット相当であれば、（１μ
ｓ／パタン×１０００パタン＋１０ｍｓ）×（８−３）
×２ＤＵＴ＝１２１ｍｓ（ミリ秒）とされ、前記従来例
の実行時間１７６ｍｓと比較して５５ｍｓも短縮でき
る。なお、本発明に係る試験装置及び試験方法は、ＬＳ
Ｉテスタ、メモリテスタ、リニアテスタ、アナログディ
ジタル混在型テスタ等に適用可能である。
【００５７】
【発明の効果】以上説明したように、本発明のＩＣテス
タのバイナリサーチ機能は、各ＤＵＴ毎にバイナリサー
チで要するレジスタ、すなわち直前のテスト結果、直前
のパス、フェイル時、サーチで設定した値を格納するレ
ジスタを有し、各ＤＵＴのサーチ結果が一致するまで、
同時測定を実行し、不一致の部分より各ＤＵＴ毎にサー
チを実行する処理を有するＩＣテスタにより、並列測定
時にバイナリサーチ機能を用いるテストにおいてテスト
時間の大幅な短縮を図することができる。
タのバイナリサーチ機能は、各ＤＵＴ毎にバイナリサー
チで要するレジスタ、すなわち直前のテスト結果、直前
のパス、フェイル時、サーチで設定した値を格納するレ
ジスタを有し、各ＤＵＴのサーチ結果が一致するまで、
同時測定を実行し、不一致の部分より各ＤＵＴ毎にサー
チを実行する処理を有するＩＣテスタにより、並列測定
時にバイナリサーチ機能を用いるテストにおいてテスト
時間の大幅な短縮を図することができる。
【図１】本発明の一実施形態に係るＩＣテスタのバイナ
リサーチの処理の流れを説明するための図である。
リサーチの処理の流れを説明するための図である。
【図２】本発明の一実施形態に係るＩＣテスタのバイナ
リサーチの処理の流れを説明するための図である。
リサーチの処理の流れを説明するための図である。
【図３】本発明の一実施形態に係るＩＣテスタのバイナ
リサーチの処理の流れを説明するための図である。
リサーチの処理の流れを説明するための図である。
【図４】一般的なＩＣテスタの構成を示す図である。
【図５】バイナリサーチによるＤＵＴ出力波形の高レベ
ル部分Ｗを求める場合のサーチ範囲演算方法について説
明するための図である。
ル部分Ｗを求める場合のサーチ範囲演算方法について説
明するための図である。
【図６】従来のバイナリサーチ処理を示す図である。
【図７】従来のバイナリサーチ処理を示す図である。
【図８】同時並列数２ヶの場合、各ＤＵＴ出力波形を示
す図である。
す図である。
【図９】従来のバイナリサーチ機能を用いて、並列測定
時の対処フローを示す図である。
時の対処フローを示す図である。
【図１０】従来のバイナリサーチ機能を用いて、同時並
列測定を行った場合の問題点を説明するための図であ
る。
列測定を行った場合の問題点を説明するための図であ
る。
１ 制御部 ２ 測定部 ３ ＤＵＴ（被測定デバイス） ４ メモリ部
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G01R 31/26 G01R 31/28
Claims (3)
- 【請求項１】被試験半導体集積回路装置に対して所定の
サーチ範囲から開始してパス／フェイルの境界を画する
値をバイナリサーチ法に基づき反復的にテストして求め
る手段を備えると共に、 複数の被試験半導体集積回路装置を並列測定モードでテ
ストする手段を具備してなる半導体集積回路装置の試験
装置において、 パス及びフェイル時にサーチで設定した値を格納するレ
ジスタを並列測定対象の前記被試験半導体集積回路装置
の数に対応して備え、 前記複数の被試験半導体集積回路装置に対して並列して
バイナリサーチを行い、この並列型バイナリサーチにお
いて、前記複数の被試験半導体集積回路装置の間で互い
に相違するパス／フェイル結果が発生した場合には、個
々の被試験半導体集積回路装置に対してバイナリサーチ
を逐次的に行い各被試験半導体集積回路装置のパス／フ
ェイル境界値を個別に求めるように制御することを特徴
とする半導体集積回路装置の試験装置。 - 【請求項２】（ａ）複数の被試験半導体集積回路装置に
対してパス／フェイル境界値を求めるバイナリサーチテ
ストを、前記複数の被試験半導体集積回路装置間でパス
／フェイル結果が相違するか、又は予め定められた所定
の分解能に達するまで並列に行う工程と、 （ｂ）前記工程（ａ）でパス／フェイル結果が相違した
際に前記工程（ａ）に継続して前記被試験半導体集積回
路装置のそれぞれについて予め定められた所定の分解能
に達するまでバイナリサーチテストを個別に行う工程
と、 を含むことを特徴とする半導体集積回路装置の試験方
法。 - 【請求項３】複数の被試験半導体集積回路装置に対応し
てそれぞれのバイナリサーチにおけるテスト結果を格納
するレジスタと、 直前のテスト結果パス及びフェイル時サーチで設定した
値を格納するレジスタと、を、同時測定対象の前記被試
験半導体集積回路装置の数分備え、 同時並列測定時にバイナリサーチを行うように構成され
てなることを特徴とする半導体集積回路装置の試験装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7338193A JP2760334B2 (ja) | 1995-11-30 | 1995-11-30 | 半導体集積回路装置の試験装置及び試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7338193A JP2760334B2 (ja) | 1995-11-30 | 1995-11-30 | 半導体集積回路装置の試験装置及び試験方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09152464A JPH09152464A (ja) | 1997-06-10 |
| JP2760334B2 true JP2760334B2 (ja) | 1998-05-28 |
Family
ID=18315809
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7338193A Expired - Fee Related JP2760334B2 (ja) | 1995-11-30 | 1995-11-30 | 半導体集積回路装置の試験装置及び試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2760334B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6850860B2 (en) | 2000-04-14 | 2005-02-01 | Advantest Corporation | Semiconductor device testing apparatus and test method therefor |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4564250B2 (ja) * | 2003-10-09 | 2010-10-20 | Ｏｋｉセミコンダクタ株式会社 | 半導体装置のファンクションテスト方法 |
| US7319623B1 (en) * | 2004-11-04 | 2008-01-15 | Spansion Llc | Method for isolating a failure site in a wordline in a memory array |
-
1995
- 1995-11-30 JP JP7338193A patent/JP2760334B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6850860B2 (en) | 2000-04-14 | 2005-02-01 | Advantest Corporation | Semiconductor device testing apparatus and test method therefor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09152464A (ja) | 1997-06-10 |
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