JP4129723B2 - 集積回路試験装置及びアナログ波形測定方法 - Google Patents
集積回路試験装置及びアナログ波形測定方法 Download PDFInfo
- Publication number
- JP4129723B2 JP4129723B2 JP2002152920A JP2002152920A JP4129723B2 JP 4129723 B2 JP4129723 B2 JP 4129723B2 JP 2002152920 A JP2002152920 A JP 2002152920A JP 2002152920 A JP2002152920 A JP 2002152920A JP 4129723 B2 JP4129723 B2 JP 4129723B2
- Authority
- JP
- Japan
- Prior art keywords
- output signal
- evaluation
- analog waveform
- comparators
- level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Description
【０００１】
【発明の属する技術分野】
本発明は、各種集積回路の試験を行う集積回路試験装置及びアナログ波形測定方法に関する。
【０００２】
【従来の技術】
集積回路の性能を評価する場合、集積回路（被測定デバイス）から出力される出力信号のアナログ波形を評価することがある。このアナログ波形の測定は、例えばロジックデバイスの特性を規定する各種パラメータを測定するために行われるものである。そして、このようなアナログ波形を測定するためには、時間軸上で電圧レベルが連続的に変化する出力信号に対し、複数のサンプリングタイミングにおいて出力信号を異なる評価用しきい値と比較することを繰り返すことにより各サンプリングタイミングにおける電圧レベルを検出し、当該電圧レベルの検出値を補間接続することによって出力信号のアナログ波形を取得する。
【０００３】
【発明が解決しようとする課題】
しかしながら、このような従来のアナログ波形の取得方法では、評価用しきい値を複数切り替え設定する処理を多数のサンプリングタイミングについて行う必要があるために、非常に長い測定時間を要する。すなわち、第１のサンプリングタイミングについて評価用しきい値を順次切り替えつつ出力信号と比較することにより当該第１のサンプリングタイミングにおける出力信号の電圧レベルを検出すると、第２のサンプリングタイミングについても同様の処理を行って出力信号の電圧レベルを検出し、以降、第３〜最後のサンプリングタイミングについても同様の処理を行って出力信号の電圧レベルをそれぞれ検出する。したがって、評価用しきい値の設定処理、評価用しきい値と出力信号との比較処理及びサンプリングタイミングの変更設定処理を多数回繰り返す必要があるので、非常に長い測定時間を要する。
【０００４】
本発明は、上述する問題点に鑑みてなされたもので、アナログ波形の測定時間を短縮することを目的とする。
【０００５】
【課題を解決するための手段】
上記目的を達成するために、本発明では、集積回路試験装置に係わる第１の手段として、被測定デバイス（Ｘ）の出力信号を異なる評価用しきい値がそれぞれ設定された複数のコンパレータ（ａ0〜ａn）に並列入力し、該各コンパレータ（ａ0〜ａn）における出力信号と評価用しきい値との比較タイミングを順次ずらして各比較タイミングにおける出力信号のレベルを特定することにより出力信号のアナログ波形を取得し、前記複数のコンパレータ（ａ 0 〜ａ n ）は、ある出力端に割り当てられた前記コンパレータ（ａ 0 ）を含むＩ／Ｏピン（Ａ 0 ）に加え、被測定デバイス（Ｘ）の試験に使用されない余剰のＩ／Ｏピン（Ａ 1 〜Ａ n ）を１つのスイッチ（１ａ）を介して前記出力端に接続されたものであるという構成を採用する。
【０００６】
また、集積回路試験装置に係わる第２の手段として、上記第１の手段において、各比較タイミングにおいて出力信号のレベル範囲が特定されると、当該レベル範囲を細分化する複数の評価用しきい値を再設定して出力信号のより正確なレベルを特定するという構成を採用する。
【０００８】
一方、本発明では、アナログ波形測定方法に係わる第１の手段として、被測定デバイス（Ｘ）の出力信号を異なる評価用しきい値がそれぞれ設定された複数のコ ンパレータ（ａ0〜ａn）に並列入力し、該各コンパレータ（ａ0〜ａn）における出力信号と評価用しきい値との比較タイミングを順次ずらして各比較タイミ ングにおける出力信号のレベルを特定することにより出力信号のアナログ波形を測定し、前記複数のコンパレータ（ａ 0 〜ａ n ）は、ある出力端に割り当てたコンパレータ（ａ 0 ）を含むＩ／Ｏピン（Ａ 0 ）に加え、被測定デバイス（Ｘ）の試験に使用されない余剰のＩ／Ｏピン（Ａ 1 〜Ａ n ）を１つのスイッチ（１ａ）を介して前記出力端に並列接続されたものであるという構成を採用する。
【０００９】
また、アナログ波形測定方法に係わる第２の手段として、上記第１の手段において、各比較タイミングにおいて出力信号のレベル範囲が特定されると、当該レベル範囲を細分化する複数の評価用しきい値を再設定して出力信号のより正確なレベルを特定するという構成を採用する。
【００１１】
【発明の実施の形態】
以下、図面を参照して、本発明に係わる集積回路試験装置及びアナログ波形測定方法の一実施形態について説明する。
【００１２】
図１は、本実施形態における集積回路試験装置（ＩＣテスタ）の要部回路図である。この図において、符号Ｘは被測定デバイス、１はＤＵＴボード、２はピンエレクトロニクスボードである。被測定デバイスＸは、試験項目としてアナログ波形の測定が要求される各種の集積回路であるが、一例としてはロジックデバイスである。
【００１３】
ＤＵＴボード１は、上記被測定デバイスＸとピンエレクトロニクスボード２との間に介在し、被測定デバイスＸを装着するためのＩＣソケットが実装されると共に当該ＩＣソケットの各端子（すなわち被測定デバイスＸの各入出力端）をピンエレクトロニクスボード２に接続するための接続ピンが多数設けられている。ピンエレクトロニクスボード２は、複数のＩ／ＯピンＡ0〜Ａnを備えている。これら各Ｉ／ＯピンＡ0〜Ａnは、ＤＵＴボード１を介することにより被測定デバイスＸの特定の出力端に並列接続されている。この特定の出力端は、出力信号のアナログ波形の測定対象に指定されているものである。
【００１４】
ここで、複数のＩ／ＯピンＡ0〜Ａnのうち、Ｉ／ＯピンＡ0は、アナログ波形の測定のためではなく、各種の出力信号に関する各種測定項目を試験するために特定の出力端に割り当てられたものである。このようなＩ／ＯピンＡ0に対して、他のＩ／ＯピンＡ1〜Ａnは試験に使用されない余剰のＩ／Ｏピンであり、スイッチ１ａが閉じることにより出力信号のアナログ波形を測定する場合にのみ特定の出力端に接続されるものである。このようにＩ／ＯピンＡ1〜Ａnを特定の出力端に接続するスイッチ１ａの動作は、図示しないテスタ本体によって適宜制御される。
【００１５】
各Ｉ／ＯピンＡ0〜Ａnは、試験用に被測定デバイスＸに供給するドライバ信号をバッファリングするドライバ（図示略）と被測定デバイスＸの出力信号を評価用しきい値を比較照合するコンパレータａ0〜ａnをそれぞれ備えている。各コンパレータａ0〜ａnには、所定の基準値に所定微小電圧Δを０倍〜ｎ倍した電圧を加算することにより各々得られる異なった評価用しきい値が図示しないテスタ本体から提供される。
【００１６】
すなわち、Ｉ／ＯピンＡ0のコンパレータａ0には評価用しきい値として最も小さな電圧である基準値が入力され、Ｉ／ＯピンＡ1のコンパレータａ1には、次に小さな電圧である（基準値＋Δ）が評価用しきい値として入力され、……、さらにＩ／ＯピンＡnのコンパレータａnには、最も大きな電圧である（基準値＋ｎΔ）が評価用しきい値として入力される。なお、このような複数の評価用しきい値が形成する電圧範囲は、被測定デバイスＸの出力信号が取り得る電圧範囲をカバーするもの（評価用しきい値Ａ）に加えて、この電圧範囲をさらに細分化したもの（評価用しきい値Ｂ）がある。
【００１７】
次に、このように構成された集積回路試験装置のアナログ波形の測定動作について、図２のフローチャートに沿って詳しく説明する。
【００１８】
さて、出力信号のアナログ波形を測定する場合、上記スイッチ１ａがテスタ本体による制御によって閉状態に設定され（ステップＳ1）、この結果、全てのＩ／ＯピンＡ0〜Ａnが上記出力信号を出力する被測定デバイスＸの出力端に並列接続される。この状態において、各コンパレータａ0〜ａnには評価用しきい値Ａ、つまり基準値，基準値＋Δ，……，基準値＋ｎΔがテスタ本体によってそれぞれ設定される（ステップＳ2）。この評価用しきい値Ａは、出力信号の電圧範囲を絞り込むためのものであり、上述したように被測定デバイスＸの出力信号が取り得る電圧範囲をカバーするもの、つまり当該電圧範囲を大まかに分割したものである。
【００１９】
このようにして各コンパレータａ0〜ａnに評価用しきい値Ａがそれぞれ設定されると、最初の評価タイミング、つまり時間軸上で電圧レベルが変化する出力信号の最初の電圧レベル評価時刻ｔ0がテスタ本体によって各コンパレータａ0〜ａnに設定される（ステップＳ3）。そして、各コンパレータａ0〜ａnは、この評価タイミングにおいて出力信号と評価用しきい値Ａ（基準値，基準値＋Δ，……，基準値＋ｎΔ）とを並行して比較照合する（ステップＳ4）。すなわち、複数の評価用しきい値Ａが同時に出力信号と比較されて、出力信号の電圧範囲が微小電圧Δの比較的荒い精度で特定される。
【００２０】
ここで、出力信号の電圧レベルが、例えばコンパレータａ0に評価用しきい値Ａとして設定された基準値とコンパレータａ1に評価用しきい値Ａとして設定された基準値＋Δとの間にあった場合、この２つのコンパレータａ0，ａ1の比較結果つまり出力は互いに相反する論理レベルになる。したがって、逆に、コンパレータａ0，ａ1の論理レベルの相違から上記基準値と基準値＋Δとの間に出力信号の電圧レベルが存在することが解る。
【００２１】
テスタ本体は、このコンパレータａ0，ａ1の論理レベルの相違を検出すると、上記基準値と基準値＋Δとの間をさらに細分化した評価用しきい値Ｂを各コンパレータａ0〜ａnに再設定する（ステップＳ5）。この評価用しきい値Ｂは、上記基準値と基準値＋Δとの間を全コンパレータａ0〜ａnの個数つまり（ｎ＋１）で分割した値である。各コンパレータａ0〜ａnは、このような評価用しきい値Ｂが設定されると、当該複数の評価用しきい値Ｂを出力信号と並行して比較照合し（ステップＳ6）、出力信号の電圧レベルが評価用しきい値Ｂの何れの間に存在するかを特定する。
【００２２】
ここで、例えばコンパレータａ0，ａ1に設定された評価用しきい値Ｂの間に出力信号の電圧レベルが存在した場合、この両コンパレータａ0，ａ1の論理レベルは相違することになる。この状態では、上記ステップＳ4の比較照合によって絞り込まれた出力信号の電圧範囲はさらに細かい範囲内の電圧レベルとして特定されたことになる。
【００２３】
このようにして最初の評価タイミング、つまり出力信号の最初の電圧レベル評価時刻ｔ0における出力信号の電圧レベルが特定され、さらに当該電圧レベル評価時刻ｔ0が予め設定された最後の電圧レベル評価時刻ｔmでない場合（ステップＳ7）、評価タイミングは、次の評価タイミング、つまり上記最初の電圧レベル評価時刻ｔ0からΔｔだけ時間遅れした第２の電圧レベル評価時刻ｔ1にシフトされ（ステップＳ8）、当該第２の電圧レベル評価時刻ｔ1（第２の評価タイミング）について上記ステップＳ2〜Ｓ7の処理が繰り返される。
【００２４】
すなわち、これ以降、第２〜最後の電圧レベル評価時刻ｔ1〜ｔmについて評価用しきい値Ａ及び評価用しきい値Ｂに基づいて出力信号の電圧レベルが特定される。そして、全ての評価タイミング、つまり全電圧レベル評価時刻ｔ0〜ｔmについて出力信号の電圧レベルが特定されると、ステップＳ7の判断が「Ｙｅｓ」となって処理が終了する。この終了時点では、全電圧レベル評価時刻ｔ0〜ｔmについ出力信号のアナログ波形が離散的にサンプリングされたことになる。
【００２５】
本実施形態によれば、以下のような効果を奏する。
（１）各評価タイミングにおいて複数の評価用しきい値と出力信号とを同時比較することにより出力信号のレベルを取得するので、アナログ波形の測定時間を短縮することが可能である。
（２）比較的荒い評価用しきい値Ａばかりではなく、さらに精細な評価用しきい値Ｂをも用いて出力信号の電圧レベルを特定するので、出力信号のアナログ波形を精度良く測定することができる。
（３）余剰のＩ／ＯピンＡ1〜Ａnをアナログ波形の測定に流用するので、当該余剰のＩ／ＯピンＡ1〜Ａnを有効活用することができる。
【００２６】
なお、比較的荒く出力信号のアナログ波形を測定すれば良い場合には、評価用しきい値Ａのみによって各電圧レベル評価時刻ｔ0〜ｔmにおける出力信号の電圧レベルを取得するようにしても良い。すなわち、この場合には、ステップＳ5，Ｓ6の処理を省略する。また、上記実施形態は、集積回路試験装置を用いたアナログ波形の測定に関するものであるが、本発明は、集積回路試験装置の使用に限定されるものではない。
【００２７】
【発明の効果】
以上説明したように、本発明によれば、被測定デバイスの出力信号を異なる評価用しきい値がそれぞれ設定された複数のコンパレータに並列入力し、該各コンパレータにおける出力信号と評価用しきい値との比較タイミングを順次ずらして各比較タイミングにおける出力信号のレベルを特定することにより出力信号のアナログ波形を取得するので、すなわち各評価タイミングにおいて複数の評価用しきい値と出力信号とを同時比較することにより出力信号のレベルを特定するので、アナログ波形の測定時間を短縮することが可能である。
【図面の簡単な説明】
【図１】 本発明の一実施形態における集積回路試験装置の要部構成を示す回路図である。
【図２】 本発明の一実施形態におけるアナログ波形の測定手順を示すフローチャートである。
【符号の説明】
Ｘ……被測定デバイス
１……ＤＵＴボード
１ａ……スイッチ
２……ピンエレクトロニクスボード
Ａ0〜Ａn……Ｉ／Ｏピン
ａ0〜ａn……コンパレータ
【発明の属する技術分野】
本発明は、各種集積回路の試験を行う集積回路試験装置及びアナログ波形測定方法に関する。
【０００２】
【従来の技術】
集積回路の性能を評価する場合、集積回路（被測定デバイス）から出力される出力信号のアナログ波形を評価することがある。このアナログ波形の測定は、例えばロジックデバイスの特性を規定する各種パラメータを測定するために行われるものである。そして、このようなアナログ波形を測定するためには、時間軸上で電圧レベルが連続的に変化する出力信号に対し、複数のサンプリングタイミングにおいて出力信号を異なる評価用しきい値と比較することを繰り返すことにより各サンプリングタイミングにおける電圧レベルを検出し、当該電圧レベルの検出値を補間接続することによって出力信号のアナログ波形を取得する。
【０００３】
【発明が解決しようとする課題】
しかしながら、このような従来のアナログ波形の取得方法では、評価用しきい値を複数切り替え設定する処理を多数のサンプリングタイミングについて行う必要があるために、非常に長い測定時間を要する。すなわち、第１のサンプリングタイミングについて評価用しきい値を順次切り替えつつ出力信号と比較することにより当該第１のサンプリングタイミングにおける出力信号の電圧レベルを検出すると、第２のサンプリングタイミングについても同様の処理を行って出力信号の電圧レベルを検出し、以降、第３〜最後のサンプリングタイミングについても同様の処理を行って出力信号の電圧レベルをそれぞれ検出する。したがって、評価用しきい値の設定処理、評価用しきい値と出力信号との比較処理及びサンプリングタイミングの変更設定処理を多数回繰り返す必要があるので、非常に長い測定時間を要する。
【０００４】
本発明は、上述する問題点に鑑みてなされたもので、アナログ波形の測定時間を短縮することを目的とする。
【０００５】
【課題を解決するための手段】
上記目的を達成するために、本発明では、集積回路試験装置に係わる第１の手段として、被測定デバイス（Ｘ）の出力信号を異なる評価用しきい値がそれぞれ設定された複数のコンパレータ（ａ0〜ａn）に並列入力し、該各コンパレータ（ａ0〜ａn）における出力信号と評価用しきい値との比較タイミングを順次ずらして各比較タイミングにおける出力信号のレベルを特定することにより出力信号のアナログ波形を取得し、前記複数のコンパレータ（ａ 0 〜ａ n ）は、ある出力端に割り当てられた前記コンパレータ（ａ 0 ）を含むＩ／Ｏピン（Ａ 0 ）に加え、被測定デバイス（Ｘ）の試験に使用されない余剰のＩ／Ｏピン（Ａ 1 〜Ａ n ）を１つのスイッチ（１ａ）を介して前記出力端に接続されたものであるという構成を採用する。
【０００６】
また、集積回路試験装置に係わる第２の手段として、上記第１の手段において、各比較タイミングにおいて出力信号のレベル範囲が特定されると、当該レベル範囲を細分化する複数の評価用しきい値を再設定して出力信号のより正確なレベルを特定するという構成を採用する。
【０００８】
一方、本発明では、アナログ波形測定方法に係わる第１の手段として、被測定デバイス（Ｘ）の出力信号を異なる評価用しきい値がそれぞれ設定された複数のコ ンパレータ（ａ0〜ａn）に並列入力し、該各コンパレータ（ａ0〜ａn）における出力信号と評価用しきい値との比較タイミングを順次ずらして各比較タイミ ングにおける出力信号のレベルを特定することにより出力信号のアナログ波形を測定し、前記複数のコンパレータ（ａ 0 〜ａ n ）は、ある出力端に割り当てたコンパレータ（ａ 0 ）を含むＩ／Ｏピン（Ａ 0 ）に加え、被測定デバイス（Ｘ）の試験に使用されない余剰のＩ／Ｏピン（Ａ 1 〜Ａ n ）を１つのスイッチ（１ａ）を介して前記出力端に並列接続されたものであるという構成を採用する。
【０００９】
また、アナログ波形測定方法に係わる第２の手段として、上記第１の手段において、各比較タイミングにおいて出力信号のレベル範囲が特定されると、当該レベル範囲を細分化する複数の評価用しきい値を再設定して出力信号のより正確なレベルを特定するという構成を採用する。
【００１１】
【発明の実施の形態】
以下、図面を参照して、本発明に係わる集積回路試験装置及びアナログ波形測定方法の一実施形態について説明する。
【００１２】
図１は、本実施形態における集積回路試験装置（ＩＣテスタ）の要部回路図である。この図において、符号Ｘは被測定デバイス、１はＤＵＴボード、２はピンエレクトロニクスボードである。被測定デバイスＸは、試験項目としてアナログ波形の測定が要求される各種の集積回路であるが、一例としてはロジックデバイスである。
【００１３】
ＤＵＴボード１は、上記被測定デバイスＸとピンエレクトロニクスボード２との間に介在し、被測定デバイスＸを装着するためのＩＣソケットが実装されると共に当該ＩＣソケットの各端子（すなわち被測定デバイスＸの各入出力端）をピンエレクトロニクスボード２に接続するための接続ピンが多数設けられている。ピンエレクトロニクスボード２は、複数のＩ／ＯピンＡ0〜Ａnを備えている。これら各Ｉ／ＯピンＡ0〜Ａnは、ＤＵＴボード１を介することにより被測定デバイスＸの特定の出力端に並列接続されている。この特定の出力端は、出力信号のアナログ波形の測定対象に指定されているものである。
【００１４】
ここで、複数のＩ／ＯピンＡ0〜Ａnのうち、Ｉ／ＯピンＡ0は、アナログ波形の測定のためではなく、各種の出力信号に関する各種測定項目を試験するために特定の出力端に割り当てられたものである。このようなＩ／ＯピンＡ0に対して、他のＩ／ＯピンＡ1〜Ａnは試験に使用されない余剰のＩ／Ｏピンであり、スイッチ１ａが閉じることにより出力信号のアナログ波形を測定する場合にのみ特定の出力端に接続されるものである。このようにＩ／ＯピンＡ1〜Ａnを特定の出力端に接続するスイッチ１ａの動作は、図示しないテスタ本体によって適宜制御される。
【００１５】
各Ｉ／ＯピンＡ0〜Ａnは、試験用に被測定デバイスＸに供給するドライバ信号をバッファリングするドライバ（図示略）と被測定デバイスＸの出力信号を評価用しきい値を比較照合するコンパレータａ0〜ａnをそれぞれ備えている。各コンパレータａ0〜ａnには、所定の基準値に所定微小電圧Δを０倍〜ｎ倍した電圧を加算することにより各々得られる異なった評価用しきい値が図示しないテスタ本体から提供される。
【００１６】
すなわち、Ｉ／ＯピンＡ0のコンパレータａ0には評価用しきい値として最も小さな電圧である基準値が入力され、Ｉ／ＯピンＡ1のコンパレータａ1には、次に小さな電圧である（基準値＋Δ）が評価用しきい値として入力され、……、さらにＩ／ＯピンＡnのコンパレータａnには、最も大きな電圧である（基準値＋ｎΔ）が評価用しきい値として入力される。なお、このような複数の評価用しきい値が形成する電圧範囲は、被測定デバイスＸの出力信号が取り得る電圧範囲をカバーするもの（評価用しきい値Ａ）に加えて、この電圧範囲をさらに細分化したもの（評価用しきい値Ｂ）がある。
【００１７】
次に、このように構成された集積回路試験装置のアナログ波形の測定動作について、図２のフローチャートに沿って詳しく説明する。
【００１８】
さて、出力信号のアナログ波形を測定する場合、上記スイッチ１ａがテスタ本体による制御によって閉状態に設定され（ステップＳ1）、この結果、全てのＩ／ＯピンＡ0〜Ａnが上記出力信号を出力する被測定デバイスＸの出力端に並列接続される。この状態において、各コンパレータａ0〜ａnには評価用しきい値Ａ、つまり基準値，基準値＋Δ，……，基準値＋ｎΔがテスタ本体によってそれぞれ設定される（ステップＳ2）。この評価用しきい値Ａは、出力信号の電圧範囲を絞り込むためのものであり、上述したように被測定デバイスＸの出力信号が取り得る電圧範囲をカバーするもの、つまり当該電圧範囲を大まかに分割したものである。
【００１９】
このようにして各コンパレータａ0〜ａnに評価用しきい値Ａがそれぞれ設定されると、最初の評価タイミング、つまり時間軸上で電圧レベルが変化する出力信号の最初の電圧レベル評価時刻ｔ0がテスタ本体によって各コンパレータａ0〜ａnに設定される（ステップＳ3）。そして、各コンパレータａ0〜ａnは、この評価タイミングにおいて出力信号と評価用しきい値Ａ（基準値，基準値＋Δ，……，基準値＋ｎΔ）とを並行して比較照合する（ステップＳ4）。すなわち、複数の評価用しきい値Ａが同時に出力信号と比較されて、出力信号の電圧範囲が微小電圧Δの比較的荒い精度で特定される。
【００２０】
ここで、出力信号の電圧レベルが、例えばコンパレータａ0に評価用しきい値Ａとして設定された基準値とコンパレータａ1に評価用しきい値Ａとして設定された基準値＋Δとの間にあった場合、この２つのコンパレータａ0，ａ1の比較結果つまり出力は互いに相反する論理レベルになる。したがって、逆に、コンパレータａ0，ａ1の論理レベルの相違から上記基準値と基準値＋Δとの間に出力信号の電圧レベルが存在することが解る。
【００２１】
テスタ本体は、このコンパレータａ0，ａ1の論理レベルの相違を検出すると、上記基準値と基準値＋Δとの間をさらに細分化した評価用しきい値Ｂを各コンパレータａ0〜ａnに再設定する（ステップＳ5）。この評価用しきい値Ｂは、上記基準値と基準値＋Δとの間を全コンパレータａ0〜ａnの個数つまり（ｎ＋１）で分割した値である。各コンパレータａ0〜ａnは、このような評価用しきい値Ｂが設定されると、当該複数の評価用しきい値Ｂを出力信号と並行して比較照合し（ステップＳ6）、出力信号の電圧レベルが評価用しきい値Ｂの何れの間に存在するかを特定する。
【００２２】
ここで、例えばコンパレータａ0，ａ1に設定された評価用しきい値Ｂの間に出力信号の電圧レベルが存在した場合、この両コンパレータａ0，ａ1の論理レベルは相違することになる。この状態では、上記ステップＳ4の比較照合によって絞り込まれた出力信号の電圧範囲はさらに細かい範囲内の電圧レベルとして特定されたことになる。
【００２３】
このようにして最初の評価タイミング、つまり出力信号の最初の電圧レベル評価時刻ｔ0における出力信号の電圧レベルが特定され、さらに当該電圧レベル評価時刻ｔ0が予め設定された最後の電圧レベル評価時刻ｔmでない場合（ステップＳ7）、評価タイミングは、次の評価タイミング、つまり上記最初の電圧レベル評価時刻ｔ0からΔｔだけ時間遅れした第２の電圧レベル評価時刻ｔ1にシフトされ（ステップＳ8）、当該第２の電圧レベル評価時刻ｔ1（第２の評価タイミング）について上記ステップＳ2〜Ｓ7の処理が繰り返される。
【００２４】
すなわち、これ以降、第２〜最後の電圧レベル評価時刻ｔ1〜ｔmについて評価用しきい値Ａ及び評価用しきい値Ｂに基づいて出力信号の電圧レベルが特定される。そして、全ての評価タイミング、つまり全電圧レベル評価時刻ｔ0〜ｔmについて出力信号の電圧レベルが特定されると、ステップＳ7の判断が「Ｙｅｓ」となって処理が終了する。この終了時点では、全電圧レベル評価時刻ｔ0〜ｔmについ出力信号のアナログ波形が離散的にサンプリングされたことになる。
【００２５】
本実施形態によれば、以下のような効果を奏する。
（１）各評価タイミングにおいて複数の評価用しきい値と出力信号とを同時比較することにより出力信号のレベルを取得するので、アナログ波形の測定時間を短縮することが可能である。
（２）比較的荒い評価用しきい値Ａばかりではなく、さらに精細な評価用しきい値Ｂをも用いて出力信号の電圧レベルを特定するので、出力信号のアナログ波形を精度良く測定することができる。
（３）余剰のＩ／ＯピンＡ1〜Ａnをアナログ波形の測定に流用するので、当該余剰のＩ／ＯピンＡ1〜Ａnを有効活用することができる。
【００２６】
なお、比較的荒く出力信号のアナログ波形を測定すれば良い場合には、評価用しきい値Ａのみによって各電圧レベル評価時刻ｔ0〜ｔmにおける出力信号の電圧レベルを取得するようにしても良い。すなわち、この場合には、ステップＳ5，Ｓ6の処理を省略する。また、上記実施形態は、集積回路試験装置を用いたアナログ波形の測定に関するものであるが、本発明は、集積回路試験装置の使用に限定されるものではない。
【００２７】
【発明の効果】
以上説明したように、本発明によれば、被測定デバイスの出力信号を異なる評価用しきい値がそれぞれ設定された複数のコンパレータに並列入力し、該各コンパレータにおける出力信号と評価用しきい値との比較タイミングを順次ずらして各比較タイミングにおける出力信号のレベルを特定することにより出力信号のアナログ波形を取得するので、すなわち各評価タイミングにおいて複数の評価用しきい値と出力信号とを同時比較することにより出力信号のレベルを特定するので、アナログ波形の測定時間を短縮することが可能である。
【図面の簡単な説明】
【図１】 本発明の一実施形態における集積回路試験装置の要部構成を示す回路図である。
【図２】 本発明の一実施形態におけるアナログ波形の測定手順を示すフローチャートである。
【符号の説明】
Ｘ……被測定デバイス
１……ＤＵＴボード
１ａ……スイッチ
２……ピンエレクトロニクスボード
Ａ0〜Ａn……Ｉ／Ｏピン
ａ0〜ａn……コンパレータ
Claims (4)
- 被測定デバイス（Ｘ）の出力信号を異なる評価用しきい値がそれぞれ設定された複数のコンパレータ（ａ0〜ａn）に並列入力し、該各コンパレータ（ａ0〜ａn）における出力信号と評価用しきい値との比較タイミングを順次ずらして各比較タイミングにおける出力信号のレベルを特定することにより出力信号のアナログ波形を取得し、前記複数のコンパレータ（ａ 0 〜ａ n ）は、ある出力端に割り当てられた前記コンパレータ（ａ 0 ）を含むＩ／Ｏピン（Ａ 0 ）に加え、被測定デバイス（Ｘ）の試験に使用されない余剰のＩ／Ｏピン（Ａ 1 〜Ａ n ）を１つのスイッチ（１ａ）を介して前記出力端に接続されたものであることを特徴とする集積回路試験装置。
- 各比較タイミングにおいて出力信号のレベル範囲が特定されると、当該レベル範囲を細分化する複数の評価用しきい値を再設定して出力信号のより正確なレベルを特定することを特徴とする請求項１記載の集積回路試験装置。
- 被測定デバイス（Ｘ）の出力信号を異なる評価用しきい値がそれぞれ設定された複数のコンパレータ（ａ 0 〜ａ n ）に並列入力し、該各コンパレータ（ａ 0 〜ａ n ）における出力信号と評価用しきい値との比較タイミングを順次ずらして各比較タイミングにおける出力信号のレベルを特定することにより出力信号のアナログ波形を測定し、前記複数のコンパレータ（ａ 0 〜ａ n ）は、ある出力端に割り当てたコンパレータ（ａ 0 ）を含むＩ／Ｏピン（Ａ 0 ）に加え、被測定デバイス（Ｘ）の試験に使用されない余剰のＩ／Ｏピン（Ａ 1 〜Ａ n ）を１つのスイッチ（１ａ）を介して前記出力端に並列接続されたものであることを特徴とするアナログ波形測定方法。
- 各比較タイミングにおいて出力信号のレベル範囲が特定されると、当該レベル範囲を細分化する複数の評価用しきい値を再設定して出力信号のより正確なレベルを特定することを特徴とする請求項３記載のアナログ波形測定方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002152920A JP4129723B2 (ja) | 2002-05-27 | 2002-05-27 | 集積回路試験装置及びアナログ波形測定方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002152920A JP4129723B2 (ja) | 2002-05-27 | 2002-05-27 | 集積回路試験装置及びアナログ波形測定方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003344513A JP2003344513A (ja) | 2003-12-03 |
| JP4129723B2 true JP4129723B2 (ja) | 2008-08-06 |
Family
ID=29770133
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002152920A Expired - Fee Related JP4129723B2 (ja) | 2002-05-27 | 2002-05-27 | 集積回路試験装置及びアナログ波形測定方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4129723B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7809999B2 (en) * | 2005-07-19 | 2010-10-05 | Teradyne, Inc. | Ternary search process |
| CN109213067A (zh) * | 2018-10-26 | 2019-01-15 | 安徽理工大学 | 基于plc与工控机的矿用综保系统检测装置控制方法 |
-
2002
- 2002-05-27 JP JP2002152920A patent/JP4129723B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003344513A (ja) | 2003-12-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6694462B1 (en) | Capturing and evaluating high speed data streams | |
| US9746520B2 (en) | Systems and methods mitigating temperature dependence of circuitry in electronic devices | |
| KR100499849B1 (ko) | 반도체 테스트 시스템용 전원 전류 측정 유닛 | |
| US7856578B2 (en) | Strobe technique for test of digital signal timing | |
| JP4417955B2 (ja) | 集積回路のタイミング関連不良検証のためのイベント形式によるテスト方法 | |
| JP4394789B2 (ja) | 半導体デバイス試験方法・半導体デバイス試験装置 | |
| US6535011B1 (en) | Testing device and testing method for a semiconductor integrated circuit and storage medium having the testing program stored therein | |
| US6981192B2 (en) | Deskewed differential detector employing analog-to-digital converter | |
| US9702929B2 (en) | Test apparatus | |
| JP4129723B2 (ja) | 集積回路試験装置及びアナログ波形測定方法 | |
| US20080232538A1 (en) | Test apparatus and electronic device | |
| US20030117163A1 (en) | Testing apparatus and method of measuring operation timing of semiconductor device | |
| US20080228417A1 (en) | Changing point detecting circuit, jitter measuring apparatus and test apparatus | |
| KR20090091186A (ko) | 다층 세라믹 커패시터 테스팅을 위한 다지점, 다중-파라미터 데이터 획득 | |
| US8008935B1 (en) | Tester and a method for testing an integrated circuit | |
| JP3934384B2 (ja) | 半導体デバイス試験装置 | |
| US9344075B2 (en) | Measuring delay between signal edges of different signals using an undersampling clock | |
| JP2014130095A (ja) | 試験装置および試験方法 | |
| US6445207B1 (en) | IC tester and IC test method | |
| JPH11101850A (ja) | Ｉｃ試験装置 | |
| JP3398755B2 (ja) | Ｉｃテスタの電流測定装置 | |
| US5191281A (en) | IC tester capable of changing strobe position in accordance with a predetermined reference signal | |
| JP4214361B2 (ja) | Ｉｃ試験装置及びその出力信号のタイミング調整方法 | |
| JP2000147071A (ja) | アナログ回路の特性検査装置 | |
| JPH0472584A (ja) | 集積回路試験装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20041001 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050517 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20050517 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080131 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080205 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080407 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080425 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080508 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110530 Year of fee payment: 3 |
|
| LAPS | Cancellation because of no payment of annual fees |