JP2014130095A

JP2014130095A - 試験装置および試験方法

Info

Publication number: JP2014130095A
Application number: JP2012288633A
Authority: JP
Inventors: Takahiro Yamaguchi; 隆弘山口; Masahiro Ishida; 雅裕石田
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 2012-12-28
Filing date: 2012-12-28
Publication date: 2014-07-10
Also published as: US20140188436A1; US9213669B2

Abstract

【課題】精度よく被測定信号を測定する。
【解決手段】被試験デバイスを試験する試験装置であって、それぞれ被試験デバイスが出力する被測定信号が入力され、且つ、共通の参照レベルが設定され、被測定信号の信号レベルと参照レベルとを比較する複数のコンパレータと、複数のコンパレータが出力する複数の比較結果に基づいて一つの結果信号を生成する信号処理部とを備える試験装置、ならびに、当該試験装置を用いた試験方法を提供する。
【選択図】図２

Description

本発明は、試験装置および試験方法に関する。

従来、被試験デバイスを試験する試験装置として、被試験デバイスが出力する被測定信号の信号レベルと、所定の参照レベルとを比較するコンパレータを備える装置が知られている（例えば、特許文献１参照）。
特許文献１特開平１１−２３７４５４号公報

従来の試験装置は、コンパレータが出力する１ビットの情報に基づいて、被測定信号を評価している。このため、雑音、タイミングジッタ等に敏感であり、測定精度を向上させることが困難である。

例えば、従来の試験装置は、コンパレータに入力するストローブ信号のタイミングを変化させて、被測定信号の論理値が遷移するタイミングを検出する。しかし、被測定信号に雑音、タイミングジッタ等が重畳されると、被測定信号の論理値を誤検出しやすく、論理値が遷移するタイミングを誤検出してしまう。

本発明の第１の態様においては、被試験デバイスを試験する試験装置であって、それぞれ被試験デバイスが出力する被測定信号が入力され、且つ、共通の参照レベルが設定され、被測定信号の信号レベルと参照レベルとを比較する複数のコンパレータと、複数のコンパレータが出力する複数の比較結果に基づいて一つの結果信号を生成する信号処理部とを備える試験装置、ならびに、当該試験装置を用いた試験方法を提供する。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。

半導体チップ等の被試験デバイス２００を試験する試験装置１００の構成例を示す図である。確率的サンプラ１１０の構成例を示す図である。確率的サンプラ１１０に含まれる複数のコンパレータ１１２の動作例を説明する図である。単一のコンパレータと、確率的サンプラ１１０の動作の違いを説明する図である。信号レベルが時間に対して徐々に増加する被測定信号を確率的サンプラ１１０に入力した場合における、確率的サンプラ１１０の動作を説明する図である。被測定信号のエッジタイミングをバイナリサーチ動作で検出する方法を説明する図である。試験装置１００がバイナリサーチを行う場合の動作例を説明する図である。確率的サンプラ１１０の他の構成例を示す図である。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、半導体チップ等の被試験デバイス２００を試験する試験装置１００の構成例を示す図である。試験装置１００は、パターン発生器１０２、判定器１０３、タイミング発生器１０４、波形整形器１０６、ドライバ１０８および確率的サンプラ１１０を備える。

パターン発生器１０２は、使用者等から与えられる試験プログラムに応じた試験パターンを生成する。例えば試験パターンは、被試験デバイス２００に入力する試験信号の論理パターン、試験信号の周期、試験信号の各エッジの位相等を規定する。また、パターン発生器１０２は、当該試験信号に応じて被試験デバイス２００が出力する被測定信号が有するべき特性を示す期待値信号を更に生成する。例えば期待値信号は、被測定信号の論理パターン、被測定信号のエッジタイミング等を示す。

タイミング発生器１０４は、パターン発生器１０２から受け取る試験パターンに応じたタイミングでパルスを生成する。例えばタイミング発生器１０４は、試験信号の論理値が０から１に遷移するタイミングを示すパルス、および、試験信号の論理値が１から０に遷移するタイミングを示すパルスを生成する。

波形整形器１０６は、タイミング発生器１０４から受け取るパルスに応じて試験信号の波形を整形する。例えば波形整形器１０６は、タイミング発生器１０４から受け取るパルスに応じて動作するセットリセットラッチを有する。

ドライバ１０８は、波形整形器１０６から受け取る波形の論理値に応じた電圧を、被試験デバイス２００に入力する。例えばドライバ１０８は、当該波形の論理値が１の区間で所定の高電圧Ｖ_ＩＨを出力し、当該波形の論理値が０の区間で所定の低電圧Ｖ_ＩＬを出力する。

確率的サンプラ１１０は、被試験デバイス２００が出力する被測定信号を受け取り、被測定信号の信号レベルと、所定の参照レベルとを比較する。本例の試験装置１００は、Ｈ側参照レベルＶ_ＯＨが与えられる確率的サンプラ１１０−Ｈと、Ｌ側参照レベルＶ_ＯＬが与えられる確率的サンプラ１１０−Ｌとを備える。それぞれの確率的サンプラ１１０には、被測定信号が並行に入力される。なお、Ｈ側参照レベルＶ_ＯＨおよびＬ側参照レベルＶ_ＯＬは、同一の電圧レベルでもよい。

判定器１０３は、確率的サンプラ１１０における比較結果に基づいて、被試験デバイス２００の良否を判定する。判定器１０３は、比較結果の論理パターンと、期待値信号の論理パターンとを比較してよく、比較結果から導かれる被測定信号の特性と、期待値信号で示される特性とを比較してもよい。

図２は、確率的サンプラ１１０の構成例を示す図である。なお、確率的サンプラ１１０−Ｈおよび１１０−Ｌは、同一の構成を有する。確率的サンプラ１１０は、複数のコンパレータ１１２、複数のラッチ部１１４および信号処理部１２０を有する。

複数のコンパレータ１１２は、それぞれ被測定信号が入力され、且つ、共通の参照レベルＶ_ＯＨまたはＶ_ＯＬが設定される。それぞれのコンパレータ１１２は、被測定信号の信号レベルＶ_ｉｎと、参照レベルＶ_ＯＨまたはＶ_ＯＬとを比較する。本例のコンパレータ１１２は、被測定信号の信号レベルが、参照レベル以上の場合に論理値１を出力し、被測定信号の信号レベルが参照レベルより小さい場合に論理値０を出力する。なお、図２においてコンパレータ１１２はクロックトコンパレータであるが、コンパレータ１１２は、クロック動作しないコンパレータであってもよい。それぞれのコンパレータ１１２には、Ｈ木等の等長配線で被測定信号、参照レベルおよびクロックが入力される。

複数のラッチ部１１４は、複数のコンパレータ１１２と一対一に対応して設けられる。それぞれのラッチ部１１４は、対応するコンパレータ１１２が出力する信号を、入力されるストローブ信号のタイミングでラッチする。つまり、ラッチ部１１４は、コンパレータ１１２が出力する信号を、ストローブ信号のタイミングでサンプリングしたデジタル値を出力する。ストローブ信号は、タイミング発生器１０４が生成する。それぞれのラッチ部１１４には、Ｈ木等の等長配線でストローブ信号が入力される。

信号処理部１２０は、複数のコンパレータ１１２が出力する複数の比較結果に基づいて、一つの結果信号を生成する。本例の信号処理部１２０は、ラッチ部１１４が出力するデジタル値に対してデジタル信号処理を行う。

例えば信号処理部１２０は、それぞれのラッチ部１１４が出力するデジタル値の平均値を、結果信号として生成する。また、信号処理部１２０は、所定の論理値（例えば論理値１）を出力するラッチ部１１４の個数を示す結果信号を生成してもよい。また、信号処理部１２０は、所定の論理値を出力するラッチ部１１４の割合を示す結果信号を生成してもよい。

信号処理部１２０は、さらに上記平均値、個数、割合を示す結果信号を既定の判定値と比較して、上記結果信号を論理パターンに変換してもよい。例えば、信号処理部１２０は、上記結果信号の値が上記判定値より大きいとき"１"、小さいとき"０"と変換することにより、結果信号を論理パターンに変換してよい（逆に、小さいとき"１"、大きいとき"０"と変換してもよい）。上記判定値は、０．５より大きくてよく、小さくてもよい。また、上記判定値は、被測定信号の特性、あるいは、確率的サンプラの特性に応じて決めることが望ましい。例えば、論理パターン等の特性が既知の被測定信号を入力したときに、信号処理部１２０が当該論理パターンを正しく検出することができるような値に、当該判定値をキャリブレーションしてよい。当該キャリブレーションは、確率的サンプラ１１０毎に行うことが好ましい。

このような処理により、複数のコンパレータ１１２における比較結果の情報を含む一つの結果信号を生成することができる。なお、図２においては４個のコンパレータ１１２を示したが、確率的サンプラ１１０は、Ｎ個（Ｎは２以上の整数）のコンパレータ１１２を有してよい。例えば確率的サンプラ１１０は、６３個のコンパレータ１１２を有する。なお本例では、「個数」を示す結果信号を用いて説明するが、「平均値」、「個数」、「割合」は、それぞれ変換可能な等価な情報である。つまり、「個数」に論理値の値を乗算してＮで除算したものが「平均値」であり、「個数」をＮで除算したものが「割合」である。

図３は、確率的サンプラ１１０に含まれる複数のコンパレータ１１２の動作例を説明する図である。図３の上段における横軸は被測定信号の信号レベルを示し、縦軸はコンパレータ１１２が出力する論理値を示す。複数のコンパレータ１１２が理想的な場合、被測定信号の信号レベルが参照レベルに応じた電圧Ｖ_Ｉをクロスしたときに、全てのコンパレータ１１２について論理値が遷移する。しかし、複数のコンパレータ１１２の特性バラツキ等により、論理値が遷移する被測定信号の信号レベルにはバラツキ（オフセット）が生じる。

図３の下段における横軸は被測定信号の信号レベルを示し、縦軸は、コンパレータ１１２が出力する論理値が遷移する確率密度ｆ（Ｖin）を示す。ｆ（Ｖin）は、複数のコンパレータ１１２のうち、被測定信号の信号レベルがＶinのときに論理値が遷移するコンパレータ１１２の割合を示す。通常、コンパレータ１１２のオフセットの分布は、図３に示すようにガウス分布で与えられる。

また、それぞれのコンパレータ１１２には、等長配線で被測定信号およびクロックが供給される。しかし、プロセスバラツキによる電気長のバラツキ、クロック源のタイミング揺らぎ等により、それぞれのコンパレータ１１２に入力される被測定信号およびクロックの相対位相は、完全に同一とはならない。当該相対位相差も、ガウス分布を有する。

このように、コンパレータ１１２の特性のバラツキ、電気長等のバラツキにより、それぞれのコンパレータ１１２に共通の被測定信号および参照レベルを入力しても、コンパレータ１１２が出力する論理値が遷移するタイミングまたは被測定信号の信号レベルにはバラツキが生じる。このため、一つのコンパレータ１１２で被測定信号の信号レベルと参照レベルとを比較すると、精度よく信号レベルを比較することが困難である。

これに対して確率的サンプラ１１０によれば、複数のコンパレータ１１２における比較結果を合成した結果信号を生成する。つまり、当該結果信号は、複数ビットの情報が含まれる。このため、より高精度に被測定信号と参照レベルとを比較することができる。例えば、論理値１を出力するコンパレータ１１２の数が所定の数以上の場合に、当該タイミングにおける被測定信号の論理値を１と判定してよい。

図４は、単一のコンパレータと、確率的サンプラ１１０の動作の違いを説明する図である。図４の上段は単一のコンパレータの動作を示し、下段は確率的サンプラ１１０の動作を示す。図４は、所定のタイミングで論理値が０から１に遷移する被測定信号に対する出力を示す。図４の上段に示すように、単一のコンパレータの出力は０／１で遷移する１ビットの情報であり、精度が悪い。

これに対し、本例の確率的サンプラ１１０が出力する結果信号は、０からＮの間を遷移するｌｏｇ_２Ｎビットの情報である。このため、図４の下段に示すように、出力値０から出力値Ｎの間におけるエッジの情報を得ることができる。本例の信号処理部１２０は、確率的サンプラ１１０の出力がＮ／２となったタイミングを、被測定信号のエッジタイミングとして検出する。信号処理部は、ｌｏｇ_２Ｎビットの情報からエッジタイミングを検出するので、精度の高い測定が可能となる。

図５は、信号レベルが時間に対して徐々に増加する被測定信号を確率的サンプラ１１０に入力した場合における、確率的サンプラ１１０の動作を説明する図である。図５において横軸は時間を示す。また、図５の上段の縦軸は、確率的サンプラ１１０が出力する結果信号の値（論理値１となる比較結果の個数）を示し、下段の縦軸は、それぞれのコンパレータ１１２が出力する論理値が遷移するタイミングの確率密度分布を示す。また、図５の下段に示した確率密度分布は、被測定信号の信号レベル変化の傾きに応じた標準偏差を有するガウス分布で与えられる。

図５の上段に示す累積分布関数は、図４の下段に示した出力値０から出力値Ｎの間における結果信号のエッジに相当する。上述したように、信号処理部１２０は、確率的サンプラ１１０の出力がＮ／２となったタイミングＴｘを、被測定信号のエッジタイミングとして検出する。これにより、精度よくエッジタイミングを検出することができる。

また、確率的サンプラ１１０の出力は、０からＮの間を遷移するｌｏｇ_２Ｎビットの情報なので、確率的サンプラ１１０の出力がＮａおよびＮｂとなる２つのタイミングＴａ、Ｔｂ間を補間することで、確率的サンプラ１１０の出力がＮ／２となるタイミングＴｘを精度よく検出することができる。例えば信号処理部１２０は、２点（Ｎａ、Ｔａ）および（Ｎｂ、Ｔｂ）を通る直線を算出し、Ｎ／２となるタイミングＴｘを算出する。

なお、補間に用いるサンプル点は、所定のリニア領域の範囲内の点であることが好ましい。図５の上段に示す累積分布関数は、下段に示した確率密度分布を積算したものと等価である。上述したように、確率密度分布はガウス分布であるので、分布の平均値付近における確率密度の変動は比較的にゆるやかになる。このため、図５の上段において、確率密度分布の平均値付近に、累積分布関数がほぼリニアになるリニア領域が存在する。

信号処理部１２０は、サンプルされた２点が当該リニア領域内の点であることを条件として、上述した補間を行ってよい。当該リニア領域は、確率密度分布における平均値μを中心として、±０．５σまたは±σ等の範囲であってよい。また、当該リニア範囲は、複数のコンパレータ１１２の比較結果のうち、予め定められた論理値（例えば１）を示す比較結果の個数がＮ／２となるタイミングを中心として、±０．５σまたは±σ等の範囲であってよい。判定器１０３は、信号処理部１２０が検出したエッジタイミングが所定の範囲に存在するか否かに基づいて、被試験デバイス２００を評価してよい。このような構成により、被試験デバイス２００を精度よく評価することができる。また、当該リニア範囲は、被測定信号のエッジの傾き等に応じて可変であってよい。例えば、エッジの傾きが大きいほどリニア範囲を大きくしてもよい。

図６は、被測定信号のエッジタイミングをバイナリサーチ動作で検出する方法を説明する図である。バイナリサーチは、直前に行った２つの探索点の中点を新たな探索点として、目標を検出する手法である。一般の試験装置は、図６に示すように、探索点１、２、・・・における被測定信号の論理値を順次検出する。

通常、被測定信号のエッジがどのようなタイミングに存在するかは未知であるので、最初の２つの探索点１、２は十分広い範囲を含むように設定される。図６の例では、探索点１における被測定信号の論理値が１であり、探索点２における被測定信号の論理値が０であるので、探索点１、２の間に被測定信号のエッジが存在することがわかる。次に、探索点１、２の中点を探索点３とする。探索点３における被測定信号の論理値が１であるので、探索点２、３の間に被測定信号のエッジが存在することがわかる。次に、探索点２、３の中点を探索点４とする。２つの探索点間の距離が、測定分解能より小さくなるまで、このような処理を繰り返す。これにより、被測定信号のエッジタイミングが検出される。

試験装置１００は、上述したバイナリサーチを、確率的サンプラ１１０を用いて行うことができる。このとき、上述した補間を用いることで、より高速にエッジタイミングを検出することができる。

試験装置１００は、確率的サンプラ１１０を用いて被測定信号を測定する。例えば図６における探索点１、２等のように、被測定信号のエッジから十分離れたタイミングにおいては、確率的サンプラ１１０が出力する結果信号の値は、Nまたは０となる。しかし、探索点が被測定信号に近づくと、確率的サンプラ１１０が出力する結果信号の値は、Nおよび０の間の値を取る。

図７は、試験装置１００がバイナリサーチを行う場合の動作例を説明する図である。例えば、探索点５における結果信号の値はNより小さくなる。探索点のタイミングが、更にエッジタイミングに近づくと、結果信号の値は、エッジ位置を示すＮ／２に近づく。例えば、探索点６、７における結果信号の値は、Ｎ／２の近傍のリニア領域内の値となる。信号処理部１２０は、２つの探索点における結果信号の値が、予め定められたリニア領域の範囲内となったことを条件として、探索を終了する。そして、直前の２つの探索点において検出された２点（Ｎ_６、Ｔ_６）、（Ｎ_７、Ｔ_７）の間を補間して、エッジタイミングを検出する。このような処理により、高速且つ精度よくエッジタイミングを検出することができる。また、探索点（ストローブタイミング）の設定分解能よりも高分解能で、エッジタイミングを検出することができる。

図８は、確率的サンプラ１１０の他の構成例を示す図である。本例の確率的サンプラ１１０は、図２に示した構成に比べて、ラッチ部１１４を備えない点が異なる。本例の確率的サンプラ１１０は、信号処理部１２０の内部にラッチ部を備えてよい。

本例の信号処理部１２０は、複数のコンパレータ１１２が出力する比較結果を受け取る。信号処理部１２０は、受け取った比較結果をアナログ信号処理で処理する。例えば信号処理部１２０は、複数のコンパレータ１１２が出力する比較結果信号を受け取り、各信号の信号レベルの平均レベルを有する結果信号を生成する。信号処理部１２０は、当該結果信号をデジタル信号に変換するラッチ部を備える。信号処理部１２０は、ラッチ部が出力する結果信号に基づいて、被測定信号の論理値、エッジタイミング等を検出する。

また、図２または図８に示した信号処理部１２０は、予め定められた比較結果を最も速く出力したコンパレータ１１２の比較結果を結果信号として出力してもよい。例えば信号処理部１２０は、論理値が０から１に遷移する被測定信号に対して、当該遷移を最も速く検出したコンパレータ１１２の比較結果を結果信号として出力する。これにより、被測定信号のエッジに対する、試験装置１００のレスポンスを向上させることができ、試験速度を向上させることができる。また、信号処理部１２０は、当該比較結果を出力するコンパレータ１１２の数が、２個または３個等の、Ｎ／２よりも小さい所定の数となったときに、これらのコンパレータ１１２の比較結果を結果信号として出力してもよい。

一般に、コンパレータの応答遅延は、入力信号のレベルが参照レベルに近いほど大きくなる。複数のコンパレータ１１２のうち、最も応答遅延が小さいコンパレータ１１２を選択できるので、コンパレータの応答遅延による試験効率の低下を防ぐことができる。

また、図２に示した構成例では、一つの確率的サンプラ１１０に含まれる複数のコンパレータ１１２に対しては、等長配線でクロックを分配した。他の例においては、複数のコンパレータ１１２に対して、不等長配線でクロックを分配してもよい。複数のコンパレータ１１２に供給するクロック間にスキューを与えることで、図５に示した確率密度の分布範囲を大きくすることができる。また、複数のコンパレータ１１２に対してクロックを供給するそれぞれの伝送路上に、可変遅延回路を設け、意図的にジッタを印加してもよい。

また、確率的サンプラ１１０は、結果信号の値に基づいて、被測定信号の論理値を検出することができる。例えば確率的サンプラ１１０は、結果信号が所定の値以上の場合を論理値１に変換し、当該所定の値より小さい場合を論理値０に変換する。これにより、被測定信号の論理値パターンを検出することができる。判定器１０３は、当該論理値パターンと、期待値信号の論理値パターンとを比較する。これにより、被試験デバイス２００の機能試験を行うことができる。

また、試験装置１００は、被測定信号のエッジタイミングが、所定の範囲内か否かを判定してよい。例えば確率的サンプラ１１０に、当該所定の範囲の上限および下限のタイミングのストローブ信号を供給する。信号処理部１２０は、上限および下限のストローブタイミングにおける結果信号に基づいて、上限および下限のストローブタイミングにおける被測定信号の論理値を検出する。上限および下限のストローブタイミングにおいて検出した論理値が遷移していれば、当該所定の範囲内に被測定信号のエッジタイミングが存在すると判定できる。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。

１００・・・試験装置、１０２・・・パターン発生器、１０３・・・判定器、１０４・・・タイミング発生器、１０６・・・波形整形器、１０８・・・ドライバ、１１０・・・確率的サンプラ、１１２・・・コンパレータ、１１４・・・ラッチ部、１２０・・・信号処理部、２００・・・被試験デバイス

Claims

被試験デバイスを試験する試験装置であって、
それぞれ前記被試験デバイスが出力する被測定信号が入力され、且つ、共通の参照レベルが設定され、前記被測定信号の信号レベルと前記参照レベルとを比較する複数のコンパレータと、
前記複数のコンパレータが出力する複数の比較結果に基づいて一つの結果信号を生成する信号処理部と
を備える試験装置。
前記信号処理部は、前記複数のコンパレータが出力する比較結果を平均化した前記結果信号を生成する
請求項１に記載の試験装置。
前記信号処理部は、予め定められた論理値の比較結果を出力するコンパレータの個数を示す前記結果信号を生成する
請求項１に記載の試験装置。
前記信号処理部は、時間に応じて変化する複数の前記結果信号に対して補間処理を行う
請求項２または３に記載の試験装置。
前記信号処理部は、予め定められた比較結果を最も速く出力したコンパレータの当該比較結果を前記結果信号として出力する
請求項１に記載の試験装置。
前記信号処理部は、前記複数のコンパレータが出力する比較結果をアナログ信号処理で処理して前記結果信号を生成し、当該結果信号をデジタル信号に変換して出力する
請求項１に記載の試験装置。
前記試験装置は、前記複数のコンパレータの比較結果をデジタル信号に変換するラッチ部を更に備え、
前記信号処理部は、デジタル信号に変換された前記複数のコンパレータの比較結果に基づいて前記結果信号を生成する
請求項１に記載の試験装置。
前記信号処理部は、前記結果信号の値が予め定められた値となるタイミングに基づいて、前記被測定信号の論理値が遷移するタイミングを検出する
請求項１から４のいずれか一項に記載の試験装置。
被試験デバイスを試験する試験方法であって、
それぞれ前記被試験デバイスが出力する被測定信号が入力され、且つ、共通の参照レベルが設定され、前記被測定信号の信号レベルと前記参照レベルとを比較する複数のコンパレータが出力する複数の比較結果に基づいて一つの結果信号を生成する信号処理段階と、
前記結果信号に基づいて前記被試験デバイスの良否を判定する判定段階と
を備える試験方法。