JP2008028271A - 半導体集積回路装置のテスト方法、および半導体集積回路装置の検査装置 - Google Patents
半導体集積回路装置のテスト方法、および半導体集積回路装置の検査装置 Download PDFInfo
- Publication number
- JP2008028271A JP2008028271A JP2006201383A JP2006201383A JP2008028271A JP 2008028271 A JP2008028271 A JP 2008028271A JP 2006201383 A JP2006201383 A JP 2006201383A JP 2006201383 A JP2006201383 A JP 2006201383A JP 2008028271 A JP2008028271 A JP 2008028271A
- Authority
- JP
- Japan
- Prior art keywords
- test
- order
- defective
- occurrences
- chips
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Testing Of Individual Semiconductor Devices (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
【課題】テスト対象ロットの良品チップの割合に応じてテスト項目の順序を最適化して、ロット全体のテスト時間の短縮を図ることができる半導体集積回路装置のテスト方法を提供する。
【解決手段】初期に設定されたテスト項目順に所定回数テストを実行し(工程S201)、そのテストの結果から良品チップ数および各テスト項目の不良発生数を集計し(工程S202)、その集計結果から良品チップの割合が一定値以上であることを判定した場合、事前設定が共通するテスト項目のグループ内で不良発生数の多い順にテスト項目の順序を並び替えるとともに、総不良発生数が多い順にグループの順序を並び替え、良品チップの割合が一定値未満であることを判定した場合、不良発生数の多い順にテスト項目の順序を並び替える(工程S203)。
【選択図】図2
【解決手段】初期に設定されたテスト項目順に所定回数テストを実行し(工程S201)、そのテストの結果から良品チップ数および各テスト項目の不良発生数を集計し(工程S202)、その集計結果から良品チップの割合が一定値以上であることを判定した場合、事前設定が共通するテスト項目のグループ内で不良発生数の多い順にテスト項目の順序を並び替えるとともに、総不良発生数が多い順にグループの順序を並び替え、良品チップの割合が一定値未満であることを判定した場合、不良発生数の多い順にテスト項目の順序を並び替える(工程S203)。
【選択図】図2
Description
本発明は、半導体集積回路装置が形成された複数のチップのテストを、複数のテスト項目が記述されたテストプログラムに従って実行する半導体集積回路装置のテスト方法、および半導体集積回路装置の検査装置に関する。
従来、半導体集積回路装置の拡散工程終了後に行われる特性テストに関して、例えば複数枚のウエハが含まれるロット全体のテスト時間の短縮を図ることを目的として、テスト時に、各テスト項目の不良発生数をカウントしていき、カウント数の多い順にテスト項目の順序を並び替える方法が提案されている(例えば、特許文献1、2参照。)。通常、半導体集積回路装置の電気特性テストには、異なる電気特性に関するテスト項目が含まれているが、このように不良発生数の多いテスト項目順にテストすることにより、早期のテスト項目の段階で不良品と判定されたチップはその後のテスト項目を実行しなくてもよくなるので、不良チップのテスト時間を短縮できる。
しかしながら、半導体集積回路装置のテストを行う際には、テストモード設定、あるいはテストに必要な電圧あるいは信号パターンを検査装置が半導体集積回路装置の各端子に印加できるようにテストプログラムを変更する端子設定などの事前設定を行うが、通常、複数のテスト項目に共通する事前設定についてはテスト中に一度だけ実施すればよいようにテスト項目の順序が工夫されている。そのため、上記従来の半導体集積回路装置のテスト方法のように単純に不良発生数の多い順にテスト項目の順序を並び替えると、同じ事前設定を繰り返し実施しなければならない可能性が出て来てしまう。そうすると、全てのテスト項目を実行しなければならない良品チップについては、同じ事前設定の繰り返しの分だけテスト時間が延びてしまうため、良品チップの割合(歩留まり)が高いと、ロット全体のテスト時間が延びてしまうおそれがあった。
特開平9−181134号公報(第8頁、第6図)
特開平5−41441号公報(第3頁、第1図)
本発明は、上記問題点に鑑み、良品チップの割合が一定値以上の場合には、事前設定が共通するテスト項目のグループ内で不良発生数の多い順にテスト項目の順序を並び替えるとともに、総不良発生数が多い順にグループの順序を並び替え、良品チップの割合が一定値未満の場合には、不良発生数の多い順にテスト項目の順序を並び替えることにより、テスト対象ロットの良品チップの割合に応じてテスト項目の順序を最適化して、ロット全体のテスト時間の短縮を図ることができる半導体集積回路装置のテスト方法、および半導体集積回路装置の検査装置を提供することを目的とする。
本発明の請求項1記載の半導体集積回路装置のテスト方法は、半導体集積回路装置が形成された複数のチップのテストを、複数のテスト項目が記述されたテストプログラムに従って実行する半導体集積回路装置のテスト方法であって、少なくとも所定数のチップに対して、初期に設定されたテスト項目順にテストを実行し、そのテストの結果から、良品チップ数あるいは不良品チップ数、および各テスト項目の不良発生数あるいは良発生数を集計する工程と、集計した良品チップ数あるいは不良品チップ数を基に、良品チップの割合が一定値以上か否かを判定する歩留まり判定工程と、良品チップの割合が一定値以上の場合には、集計した各テスト項目の不良発生数あるいは良発生数を基に、事前設定が共通するテスト項目のグループ内で不良発生数の多い順にテスト項目の順序を並び替えるとともに、総不良発生数が多い順にグループの順序を並び替え、良品チップの割合が一定値未満の場合には、集計した各テスト項目の不良発生数あるいは良発生数を基に、不良発生数の多い順にテスト項目の順序を並び替えるテスト順序並び替え工程と、を備え、テスト順序並び替え工程後は、並び替えたテスト項目順にテストを実行することを特徴とする。
また、本発明の請求項2記載の半導体集積回路装置のテスト方法は、請求項1記載の半導体集積回路装置のテスト方法であって、少なくとも所定数のチップに対して、上記テスト順序並び替え工程で並び替えられたテスト項目順にテストを実行し、そのテストの結果から、良品チップ数あるいは不良品チップ数、および各テスト項目の不良発生数あるいは良発生数を集計する工程をさらに備え、この集計した結果を基に、上記歩留まり判定工程、および上記テスト順序並び替え工程を実行することを特徴とする。
また、本発明の請求項3記載の半導体集積回路装置の検査装置は、半導体集積回路装置が形成された複数のチップのテストを、複数のテスト項目が記述されたテストプログラムに従って実行する半導体集積回路装置の検査装置であって、テスト項目の実行順序が設定される格納手段と、テストの結果を記憶する記憶手段と、前記記憶手段に記憶されたテストの結果から良品チップ数あるいは不良品チップ数、および各テスト項目の不良発生数あるいは良発生数を集計する集計手段と、前記集計手段により集計された良品チップ数あるいは不良品チップ数を基に、良品チップの割合が一定値以上か否かを判定する歩留まり判定手段と、良品チップの割合が一定値以上の場合には、前記集計手段により集計された各テスト項目の不良発生数あるいは良発生数を基に、事前設定が共通するテスト項目のグループ内で不良発生数の多い順にテスト項目の順序を並び替えるとともに、総不良発生数が多い順にグループの順序を並び替えて前記格納手段に設定し、良品チップの割合が一定値未満の場合には、前記集計手段により集計された各テスト項目の不良発生数あるいは良発生数を基に、不良発生数の多い順にテスト項目の順序を並び替えて前記格納手段に設定するテスト順序並び替え手段と、を備えることを特徴とする。
本発明によれば、テスト対象ロットの良品チップの割合(歩留まり)に応じてテスト項目の順序を最適化して、ロット全体のテスト時間の短縮を図ることができる。すなわち、歩留まりが高い場合には、良品チップのテスト時間を当初より増加させることがないようにした上で不良品チップを早期のテスト項目の段階で検出できるようにして、ロット全体のテスト時間の短縮を図ることができるようにする。一方、歩留まりが低い場合には、より早期のテスト項目の段階で不良品チップを検出できるようにして、ロット全体のテスト時間の短縮を図ることができるようにする。
以下、本発明の実施の形態における半導体集積回路装置のテスト方法、および半導体集積回路装置の検査装置について、図面を参照しながら説明する。図1は本実施の形態における半導体集積回路装置の検査装置の主要部を示す概略ブロック図である。
図1に示すように、本実施の形態における半導体集積回路装置の検査装置は、複数のテスト項目が記述されたテストプログラム、および各チップごとのテストの結果を記憶する記憶部(記憶手段)1と、記憶部1に記憶されているテストプログラムに従って該検査装置の処理動作を制御する制御部2を主要部として備え、半導体集積回路装置が形成されたチップのテストをテストプログラムに従って実行する。
また、制御部2は、格納手段3、集計手段4、歩留まり判定手段5、およびテスト順序並び替え手段6を備える。制御部2は、例えばCPUで構成される。格納手段3にはテスト項目の実行順序が設定される。格納手段3は、例えばレジスタで構成される。
集計手段4は、記憶部1に記憶されたテストの結果から、テスト実行回数(テストが実行された半導体集積回路装置(チップ)の数に相当する。)、良品チップ数あるいは不良品チップ数、および各テスト項目の不良発生数あるいは良発生数をカウント(集計)する。集計手段4は、例えばカウンタで構成される。
歩留まり判定手段5は、集計手段4により集計されたテスト実行回数、および良品チップ数あるいは不良品チップ数を基に、良品チップの割合(歩留まり)が一定値以上か否かを判定する。
テスト順序並び替え手段6は、良品チップの割合が一定値以上の場合には、集計手段4により集計された各テスト項目の不良発生数あるいは良発生数を基に、事前設定が共通するテスト項目のグループ内で不良発生数の多い順にテスト項目の順序を並び替えるとともに、総不良発生数が多い順にグループの順序を並び替えて格納手段3に設定し、良品チップの割合が一定値未満の場合には、集計手段4により集計された各テスト項目の不良発生数あるいは良発生数を基に、不良発生数の多い順にテスト項目の順序を並び替えて格納手段3に設定する。
図2は本実施の形態におけるテストプログラムの処理基本フローの概略図であり、本実施の形態における半導体集積回路装置のテスト方法を示す。また、図3は、本実施の形態におけるテストプログラムのフローをさらに詳細に示した図である。
以下、本実施の形態における半導体集積回路装置の検査装置の動作(テスト方法)について、まず図2に示すフローを用いて説明する。なお、以下の説明では、良品チップ数と各テスト項目の不良発生数を集計する場合について説明するが、不良品チップ数や各テスト項目の良発生数を集計する場合も同様に実施できる。
該検査装置は、まず工程S201において、複数の半導体集積回路装置(複数のチップ)が形成されたウエハを複数枚含む特定のロット(製品ロット)に対して、初期の順番に並べられたテスト項目にしたがってテストを実行する。この初期テストの結果は記憶部1に記憶される。なお、初期のテストでは、テスト項目は、各事前設定をテスト中に一度だけ実施すればよいように並べられている。
次に、該検査装置は、工程S202において、記憶部1に記憶された初期テストの結果から、テスト実行回数、良品チップ数、および各テスト項目の不良発生数をカウント(集計)する。次に、該検査装置は、工程S203において、集計した結果を基にテスト項目の順序を並び替える。
次に、本実施の形態におけるテスト項目の順序を最適化する方法について、図2に示すフローを例にさらに詳細に説明する。まず、初期テストを実行する工程S201において、半導体集積回路装置のテストを初期に設定されたテスト項目順に実行する。テストは複数のテスト項目に渡り、製品ロット(テスト対象ロット)の歩留り傾向、すなわち良品率の平均値が把握できる程度の回数だけ実行する。必要な分のテストを実行できたら、テスト結果を集計する工程S202において、テスト実行回数、良品チップ数、および各テスト項目の不良発生数の集計を行う。
次に、テスト項目の順序を並び替える工程S203に移り、工程S202の集計結果から、良品チップの割合に応じた順序にテスト項目を並べ替える。本実施の形態では、従来のように単に不良発生数が多い順にテスト項目を並べ替えるのではなく、良品チップの割合に応じた場合分けがなされる。
すなわち、(1)不良品チップ数が多いロットであった場合には、不良発生数の多い順にテスト項目を並び替えて、不良品チップを早い段階で多く検出できるようにする。(2)良品チップ数が多いロットであった場合は、そのロット全体のテスト時間が、工程S201における当初のテスト時間より延びないようにするために、テスト項目の順番を並べ替えたことによって事前設定の実施回数が増えることが原因でロット全体のテスト時間が延びないようにする制約の範囲内で、不良発生数の多い順にテスト項目を並び替える。
以上のように、本実施の形態によれば、製品ロットの歩留りが高い場合は、テスト項目を並び替えたことが原因で本来は一度ですむ事前設定を繰り返し実施して良品チップのテスト時間を当初より増加させることがないようにした上で、不良品チップを早期に検出できるようにすることができる。一方、製品ロットの歩留りが低い場合は、不良品をより早期に検出できるようにすることができる。
続いて、本実施の形態における半導体集積回路装置の検査装置の動作(テスト方法)について、図3に示すフローを中心にしてさらに詳細に説明する。該検査装置は、テストを開始すると、まず、集計手段4である全てのカウンタをクリアする(0にする)工程S301を実行する。
次に、該検査装置は、初期のテストを実行する工程S302において、特定の製品ロットに対して初期に設定されたテスト項目順にテストを実行する。このテスト結果は記憶部1に記憶される。
次に、該検査装置は、テスト結果をカウントする工程S303において、テスト実行回数のカウント、良品数のカウント、各テスト項目の不良発生数のカウントを行い、テスト実行回数を判定する工程S304において、良品率の平均値を統計的に把握できる回数(M回)以上テストを実行したかどうかを判定する。ここで‘M’は、この製品ロットのテスト結果を統計的に推測できるように設定する。工程S304の判定の結果、テスト実行回数のカウント値がM回未満である場合には、工程S302へ戻る。
図4(a)に初期のテスト項目の順序の一例を示す。図4(a)に示すように、テストA1、A2の事前設定は共通しており、テストA1、A2はテスト項目グループAに属する。同様に、テストB1、B2の事前設定は共通しており、テストB1、B2はテスト項目グループBに属する。以下、図4に示すテスト項目を例に説明を行う。
初期テストでは、テスト項目グループAを実行した後にテスト項目グループBを実行する。テスト項目グループAでは、まず、テストを実行するためのテストモード設定あるいは端子設定などの事前設定としてテスト項目グループAに共通する事前設定A0を実施した後、テストA1、テストA2の順に実行する。事前設定A0はグループ内で共通であるので一度の設定でよい。同様に、テスト項目グループBでは、テスト項目グループBに共通する事前設定B0を実施した後、テストB1、テストB2の順に実行する。
なお、テスト項目グループA、Bは、例えばRAM検査、アナログ回路検査、デジタル回路検査、DCテスト、LSIの機能検査などが対応する。また、事前設定とは、LSIのテスト条件の初期設定であり、システムLSIの場合では、各機能回路ブロックにアクセスするモード設定、あるいは特定のテストに必要な信号パルスを印加する入力端子や、出力端子の電圧を判定する判定レベル、判定のタイミングなどを指定する端子設定を意味する。
テスト結果をカウントする工程S303はサブルーチンであり、図5にその詳細を示す。該検査装置は、このサブルーチンを開始すると、まず、テスト実行回数を集計するカウンタをカウントアップしてテスト実行回数を求める工程S501を実行する。このカウンタ値は、図3に示す工程S304の判定に用いられる。次に、該検査装置は、テスト結果がパス(Pass)であるかフェイル(Fail)であるかを判別する工程S502を実行して、図3に示す工程S302においてテストした結果から、テスト対象チップが良品(パス)であったか不良品(フェイル)であったかを判別する。
工程S502の判別の結果、テスト対象チップが不良品であった場合には、該検査装置は、工程S503において、記憶部1に記憶されたテスト結果から不良が発生したテスト項目の番号の抽出を行い、工程S504において、抽出された番号(A2、B2など)から、そのテスト項目のグループ(AまたはB)を判別する。その結果、テスト項目グループAを構成するテスト項目においてテスト結果が不良となったことが判別された場合には、該検査装置は、そのテスト項目に対応するフェイルカウンタをカウントアップする工程S505を実行する。また、テスト項目グループBを構成するテスト項目においてテスト結果が不良となったことが判別された場合には、該検査装置は、そのテスト項目に対応するフェイルカウンタをカウントアップする工程S506を実行する。このようにして、該検査装置は、グループA、B別に各テスト項目のフェイルカウンタをカウントアップして、各テスト項目の不良発生数を求める。
一方、工程S502の判別の結果、テスト対象チップが良品であった場合は、該検査装置は、良品数カウンタをカウントアップする工程S507において良品数カウンタをカウントアップして、良品チップ数を求める。
図3に示す工程S303では、チップ1個ごとに図5に示すフローが行われるから、工程S505〜S507いずれかにおいてカウンタがカウントアップされれば、この工程S303のサブルーチンを終了して、工程S304へ移る。
図3に示すフローに戻ると、該検査装置は、先に述べたように、工程S304において、工程S501で求めたテスト実行回数を用いて、テストがM回以上実行されたかどうかを判定して、テスト実行回数がM回以上である場合には、以降のループ工程を開始する。
ループ工程を開始すると、該検査装置は、まず、工程S303で集計したテスト実行回数、良品チップ数、および各テスト項目の不良発生数を基にテスト項目を並べ替えるテスト項目ソートの工程S305を実行する。
図6は、テスト項目ソートを実行するサブルーチンの詳細図である。このサブルーチンを開始すると、該検査装置は、まず、歩留まり判定工程である工程S601において、良品チップの割合(歩留まり)が一定値(R%)以上であるかどうかを判別する。歩留まりがR%以上であれば、該検査装置は、テスト項目グループA、Bそれぞれの中で不良発生数の多い順にテスト項目を降順ソートする工程S602を実行する。そして次に、該検査装置は、総不良発生数が多い順にテスト項目グループを降順ソートする工程S603を実行する。このようにテスト項目を並び替えることによって、良品チップのテスト時間を当初より増加させることがないようにテストすることが可能となる。
歩留まりがR%未満と判定されたときは、該検査装置は、テスト項目グループにかかわらず、不良発生数の多い順にテスト項目を降順ソートする工程S604を実行する。不良品が多い場合はこのようにテスト項目の順序を設定する方がロット全体のテスト時間を短縮することができる。
本実施の形態では、このようにテスト順序並び替え工程として工程S602〜S604を実行した後、このサブルーチンを終了する。なお、ロット全体のテスト時間を短縮できるかどうかはR%の値の設定で決めることができる。
図4(b)は、良品チップの割合が一定値未満の場合のテスト順序の一例を示す。この場合、テスト項目グループBに属するテストB2、テスト項目グループAに属するテストA2、テスト項目グループBに属するテストB1、テスト項目グループAに属するテストA1の順に不良発生数が多いので、その順序にテスト項目を並び替える。この場合、テスト項目グループAに属するテストとテスト項目グループBに属するテストが交互に実行されるため、各テスト項目の実行前には必ず事前設定A0もしくは事前設定B0を行わなければならない。そのため、初期に設定されたテスト項目順にテストを行う場合(当初のテスト)と比較して事前設定に2倍の時間を要するが、それよりも不良発生率が高いテスト項目を先に実行して、その後のテスト項目の実行を除外する方が、ロット全体のテスト時間が短縮されることになる。
一方、図4(c)は良品チップの割合が一定値以上の場合のテスト順序の一例を示す。この場合、図4(b)のように事前設定を繰り返し実施することがないようにテスト項目を並び替える。すなわち、グループ単位でテスト項目を並び替える。
まずテスト項目グループA内で不良発生数が多い順にテスト項目を並び替える。その結果、テスト項目グループA内では、テストA2、テストA1の順になる。同様にテスト項目グループB内では、テストB2、テストB1の順になる。次に総不良発生数の多い順にグループの順序を並び替える。テスト項目グループAの総不良発生数は‘2’、テスト項目グループBの総不良発生数は‘4’であるので、テスト項目グループB、テスト項目グループAの順序に並び替える。このようにテスト項目を並び替えると、当初のテストと比較してロット全体のテスト時間は増加しないが、不良発生数の多い順にテスト項目を降順した順序と必ずしも一致が取れないため、不良品を検出するのに時間を要する。ここで時間を要するというのは、初期のテストとテスト項目を並べ替えた後のテストで各テスト項目の不良発生率が同じであることが前提である。
図4(b)に示す並び替えでは、重複して実行する事前設定の分だけ冗長なテスト時間が発生するので、その冗長なテスト時間と良品チップの割合でロット全体のテスト時間が見積もれる。また、図4(c)に示す並び替えでは、不良発生数の多い順にテスト項目が並ばないので、その分だけ不良品チップを検出するのに冗長なテスト時間が発生する。この冗長なテスト時間と良品チップの割合からロット全体のテスト時間が見積もれる。精度良く見積もりを実施するためには、事前のテスト結果の集計が統計的に精度の良いものである必要がある。実際には図4(b)と図4(c)のそれぞれの冗長なテスト時間を比較して、より効率のよい並び替え方法が採用されるように、一定値R%を決定する。
但し、テスト項目を並び替えた後の歩留まり傾向が、初期テストの結果から予測したものと同じ傾向であるとは限らないので、テスト項目の順序を正確には最適化できないが、おおよその指標としては事前に行ったテスト結果から求めた良品チップの割合に基準を設けて判断するとよい。
テスト項目ソートの工程S305を実行するサブルーチンを終了すると、該検査装置は、良品チップ数をカウントするカウンタと各テスト項目の不良発生数をカウントするカウンタをクリアする工程S306において、該当のカウンタをクリアする。
次に、該検査装置は、テスト項目が並び替えられたテストフローでテストを実行する工程S307において次のチップに対してテストを実行し、テスト結果をカウントする工程S308において、工程S303と同様にテスト実行回数、良品チップ数、および各テスト項目の不良発生数を集計し、工程S309において、N回以上テストを実行したかどうかを判定する。ここで‘N’は、例えばこの特定の製品ロット(テスト対象ロット)のテスト結果を統計的に推測できるように設定する。
N回のテスト結果の集計が終わったら、このループ工程のスタートへ戻り、その集計結果に基づいて、テスト項目ソートを実行するサブルーチンの工程S305を実行して、テスト項目を再度並び替え、カウンタをクリアして(工程S306)、次のチップのテストを実行し(工程S307〜S309)、テスト項目の並び替えを行う(工程S305)。以上のループ工程を最終のチップをテストするまで繰り返す。テスト結果の集計とテスト項目の並び替えを繰り返し行うのは、テストの進行に合わせてテスト結果が変化するのをフィードバックするためである。
以上のように本実施の形態によれば、製品ロットの歩留りに応じてテスト項目の順序を最適化して、ロット全体のテスト時間を短くすることが可能となる。
本発明にかかる半導体集積回路装置のテスト方法、および半導体集積回路装置の検査装置は、ロット全体のテスト時間の短縮を図ることができ、LSIの検査技術に有用である。
1 記憶部
2 制御部
3 格納手段
4 集計手段
5 歩留まり判定手段
6 テスト順序並び替え手段
2 制御部
3 格納手段
4 集計手段
5 歩留まり判定手段
6 テスト順序並び替え手段
Claims (3)
- 半導体集積回路装置が形成された複数のチップのテストを、複数のテスト項目が記述されたテストプログラムに従って実行する半導体集積回路装置のテスト方法であって、
少なくとも所定数のチップに対して、初期に設定されたテスト項目順にテストを実行し、そのテストの結果から、良品チップ数あるいは不良品チップ数、および各テスト項目の不良発生数あるいは良発生数を集計する工程と、
集計した良品チップ数あるいは不良品チップ数を基に、良品チップの割合が一定値以上か否かを判定する歩留まり判定工程と、
良品チップの割合が一定値以上の場合には、集計した各テスト項目の不良発生数あるいは良発生数を基に、事前設定が共通するテスト項目のグループ内で不良発生数の多い順にテスト項目の順序を並び替えるとともに、総不良発生数が多い順にグループの順序を並び替え、良品チップの割合が一定値未満の場合には、集計した各テスト項目の不良発生数あるいは良発生数を基に、不良発生数の多い順にテスト項目の順序を並び替えるテスト順序並び替え工程と、
を備え、テスト順序並び替え工程後は、並び替えたテスト項目順にテストを実行することを特徴とする半導体集積回路装置のテスト方法。 - 請求項1記載の半導体集積回路装置のテスト方法であって、少なくとも所定数のチップに対して、上記テスト順序並び替え工程で並び替えられたテスト項目順にテストを実行し、そのテストの結果から、良品チップ数あるいは不良品チップ数、および各テスト項目の不良発生数あるいは良発生数を集計する工程をさらに備え、この集計した結果を基に、上記歩留まり判定工程、および上記テスト順序並び替え工程を実行することを特徴とする半導体集積回路装置のテスト方法。
- 半導体集積回路装置が形成された複数のチップのテストを、複数のテスト項目が記述されたテストプログラムに従って実行する半導体集積回路装置の検査装置であって、
テスト項目の実行順序が設定される格納手段と、
テストの結果を記憶する記憶手段と、
前記記憶手段に記憶されたテストの結果から良品チップ数あるいは不良品チップ数、および各テスト項目の不良発生数あるいは良発生数を集計する集計手段と、
前記集計手段により集計された良品チップ数あるいは不良品チップ数を基に、良品チップの割合が一定値以上か否かを判定する歩留まり判定手段と、
良品チップの割合が一定値以上の場合には、前記集計手段により集計された各テスト項目の不良発生数あるいは良発生数を基に、事前設定が共通するテスト項目のグループ内で不良発生数の多い順にテスト項目の順序を並び替えるとともに、総不良発生数が多い順にグループの順序を並び替えて前記格納手段に設定し、良品チップの割合が一定値未満の場合には、前記集計手段により集計された各テスト項目の不良発生数あるいは良発生数を基に、不良発生数の多い順にテスト項目の順序を並び替えて前記格納手段に設定するテスト順序並び替え手段と、
を備えることを特徴とする半導体集積回路装置の検査装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006201383A JP2008028271A (ja) | 2006-07-25 | 2006-07-25 | 半導体集積回路装置のテスト方法、および半導体集積回路装置の検査装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006201383A JP2008028271A (ja) | 2006-07-25 | 2006-07-25 | 半導体集積回路装置のテスト方法、および半導体集積回路装置の検査装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2008028271A true JP2008028271A (ja) | 2008-02-07 |
Family
ID=39118575
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006201383A Pending JP2008028271A (ja) | 2006-07-25 | 2006-07-25 | 半導体集積回路装置のテスト方法、および半導体集積回路装置の検査装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2008028271A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN113899756A (zh) * | 2021-09-09 | 2022-01-07 | 东风柳州汽车有限公司 | 高压线束分组测试方法、装置、设备及存储介质 |
-
2006
- 2006-07-25 JP JP2006201383A patent/JP2008028271A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN113899756A (zh) * | 2021-09-09 | 2022-01-07 | 东风柳州汽车有限公司 | 高压线束分组测试方法、装置、设备及存储介质 |
CN113899756B (zh) * | 2021-09-09 | 2024-03-22 | 东风柳州汽车有限公司 | 高压线束分组测试方法、装置、设备及存储介质 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4866843B2 (ja) | 集積回路デバイスを試験する方法、システム及びプログラム | |
US9342424B2 (en) | Optimal test flow scheduling within automated test equipment for minimized mean time to detect failure | |
US8856720B2 (en) | Test coverage of integrated circuits with masking pattern selection | |
US20160377678A1 (en) | Method and apparatus for generating featured test pattern | |
US20070176621A1 (en) | Semiconductor wafer testing apparatus and method of testing semiconductor wafer | |
US7962302B2 (en) | Predicting wafer failure using learned probability | |
US6907378B2 (en) | Empirical data based test optimization method | |
JP4265934B2 (ja) | スキャンパス回路およびそれを備える論理回路ならびに集積回路のテスト方法 | |
JP2008028271A (ja) | 半導体集積回路装置のテスト方法、および半導体集積回路装置の検査装置 | |
JP2002093865A (ja) | ウエハの故障サイン自動検出、分類方法 | |
WO2022022164A1 (zh) | 针测卡异常判断方法及装置 | |
JP4900680B2 (ja) | 半導体メモリ試験装置 | |
US20170131354A1 (en) | Scheme for Masking Output of Scan Chains in Test Circuit | |
US20170220706A1 (en) | Systems, methods and apparatus that employ statistical analysis of structural test information to identify yield loss mechanisms | |
JP4941125B2 (ja) | 半導体テスト装置 | |
JP2868347B2 (ja) | Lsiテスト装置 | |
JP3114753B2 (ja) | Lsiテスト方法 | |
Lee et al. | Test item priority estimation for high parallel test efficiency under ATE debug time constraints | |
TW201417200A (zh) | 資源整合及晶片測試方法 | |
CN111782695B (zh) | Mpw多产品联测的数据处理方法、存储介质及计算机设备 | |
Inuyama et al. | Critical-area-aware test pattern generation and reordering | |
JP2004266017A (ja) | 半導体ウエハの検査方法 | |
CN112462233A (zh) | 一种集成电路测试中site的管控方法及系统 | |
JPH11265980A (ja) | 集積回路の故障検証方法 | |
JPH03238375A (ja) | 半導体集積回路の試験方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20080430 |