JPS58176944A - 試験方法 - Google Patents
試験方法Info
- Publication number
- JPS58176944A JPS58176944A JP57059086A JP5908682A JPS58176944A JP S58176944 A JPS58176944 A JP S58176944A JP 57059086 A JP57059086 A JP 57059086A JP 5908682 A JP5908682 A JP 5908682A JP S58176944 A JPS58176944 A JP S58176944A
- Authority
- JP
- Japan
- Prior art keywords
- test
- good
- parallel
- chip
- chips
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は試験方法に係シ、特に試験時間の長い半導体集
積回路を複数個同時に並列試験する方法に関するもので
ある。
積回路を複数個同時に並列試験する方法に関するもので
ある。
近年、特に試験時間の長い半導体集積回路(以下ICと
呼称)の−測定手段として、検査装置(以下テスタと呼
称)に複数台のウェーハープローバーや自動ハンドリン
グ装置を接続して複数個やIC1−並列(試験して、そ
の処理量を向上させる並列試験方式がとられているが、
その効果は、検査歩留りに大きく左右される為、必ずし
も常時上がっている訳ではない。然し近年のICの集&
度は年々向上する一方で、これに比例するか、もしくは
それ以上の勾配で試験時間が長くな〕、ICのトータル
コストに対する試験コストの割合は増大する一方であり
、テスタを含めた検査ンステムの処理能力の向上が切に
望まれている。この手段として複数個のICを同時に並
列試験する方法は必要不可決である。
呼称)の−測定手段として、検査装置(以下テスタと呼
称)に複数台のウェーハープローバーや自動ハンドリン
グ装置を接続して複数個やIC1−並列(試験して、そ
の処理量を向上させる並列試験方式がとられているが、
その効果は、検査歩留りに大きく左右される為、必ずし
も常時上がっている訳ではない。然し近年のICの集&
度は年々向上する一方で、これに比例するか、もしくは
それ以上の勾配で試験時間が長くな〕、ICのトータル
コストに対する試験コストの割合は増大する一方であり
、テスタを含めた検査ンステムの処理能力の向上が切に
望まれている。この手段として複数個のICを同時に並
列試験する方法は必要不可決である。
並列試験方法に於いては、同時に測定した複数個の被測
定IC(以下DUTと呼称)が互いに良品である場合に
その効果が最もよく現われ、逆に、良品と試験時間の短
い時点で不良となる不良品との組み合わせが多い程にそ
の効果は落ちる。ところが従来の並列試験方法では、複
数個のDUTは無作為に組み合っている為、良品なるD
UT同志が組み合わさるか否かは不明で、その効果は必
ずし4最大限に発揮されている訳ではなかった。
定IC(以下DUTと呼称)が互いに良品である場合に
その効果が最もよく現われ、逆に、良品と試験時間の短
い時点で不良となる不良品との組み合わせが多い程にそ
の効果は落ちる。ところが従来の並列試験方法では、複
数個のDUTは無作為に組み合っている為、良品なるD
UT同志が組み合わさるか否かは不明で、その効果は必
ずし4最大限に発揮されている訳ではなかった。
本発明は以上のような問題点を解決した効率のよい並列
試験方法の提供にある。
試験方法の提供にある。
本発明の試験方法によれは複数個の被測定ICを並列に
予備試験するtJ!;1の試験手段と、該試験結果で暫
定的に「良」と判定された前記被測定ICに対しては続
く試験を一時的に中断させ、「否」と判定された前記被
測定ICに対してのみこの時点で試験を終了させ、該測
定部側のみ引き続き前記一様の予備試験を暫定的な「良
」判定の被測定ICが得られるまで順次被測定ICを替
えながら試験させる第2の試験手段と、前記第1及び第
2の試験手段から得られた前記暫定的な「良」判定され
た複数個の再度並列に前記予備試験波に本試験を実行さ
せて、最終的な良、否判定を得る第3の試験手段とから
成ることを特徴とする試験方法である。
予備試験するtJ!;1の試験手段と、該試験結果で暫
定的に「良」と判定された前記被測定ICに対しては続
く試験を一時的に中断させ、「否」と判定された前記被
測定ICに対してのみこの時点で試験を終了させ、該測
定部側のみ引き続き前記一様の予備試験を暫定的な「良
」判定の被測定ICが得られるまで順次被測定ICを替
えながら試験させる第2の試験手段と、前記第1及び第
2の試験手段から得られた前記暫定的な「良」判定され
た複数個の再度並列に前記予備試験波に本試験を実行さ
せて、最終的な良、否判定を得る第3の試験手段とから
成ることを特徴とする試験方法である。
以下、本発明による並列試験方法を図面を参照しながら
詳細に説明する。第1図は2枚の半導体ウェーハーの良
、否チップを示すウェーハーマップで○印が良品チップ
、X印が不良品チップであることを示す。尚説明の便宜
上、X印の不良品チップは本発明による並列試験方法の
第1の試験手段(予備試験)で発見されるものとする。
詳細に説明する。第1図は2枚の半導体ウェーハーの良
、否チップを示すウェーハーマップで○印が良品チップ
、X印が不良品チップであることを示す。尚説明の便宜
上、X印の不良品チップは本発明による並列試験方法の
第1の試験手段(予備試験)で発見されるものとする。
又、第2図は前記第1図のような2枚のウェーハーを従
来の並列試験方法で試験した場合の試験順序を時間的検
知からみた場合のタイミングチャート、第3図は同様に
前記WJ1図のウェーハーを本発明による並列試験方法
で試験した場合のタイオングチヤードである。
来の並列試験方法で試験した場合の試験順序を時間的検
知からみた場合のタイミングチャート、第3図は同様に
前記WJ1図のウェーハーを本発明による並列試験方法
で試験した場合のタイオングチヤードである。
前記第1図のような2枚のウェーハー1m及びlb上の
チップ2a及び2bを同時に並列試験する場合、従来の
方法ではウェー/%−18の第1チツプとウェーハー1
bの第1チツプ、ウエーノ飄−13の第2チツプとウエ
ーノ5−1bの第2チツプウエーハー1aの第3チツプ
とウエーノ5−1bの第3チツプ、ウェーハー1aの第
16チツプとウェーハー1bの第16チツプという具合
に、つニーバー1aとウェーハーテストでベアーとなる
チップは一定しており、互いに良なるチップが組み会う
か否かは偶然に頼っていた。
チップ2a及び2bを同時に並列試験する場合、従来の
方法ではウェー/%−18の第1チツプとウェーハー1
bの第1チツプ、ウエーノ飄−13の第2チツプとウエ
ーノ5−1bの第2チツプウエーハー1aの第3チツプ
とウエーノ5−1bの第3チツプ、ウェーハー1aの第
16チツプとウェーハー1bの第16チツプという具合
に、つニーバー1aとウェーハーテストでベアーとなる
チップは一定しており、互いに良なるチップが組み会う
か否かは偶然に頼っていた。
したがって前記第1図に示すような良、否チップを有す
るウェーハーを従来方法で並列試験した時には、第2図
に示すように互いのウエーノ1−の#!6チツプを試験
する場合には両チップ共、良チップであるため、並列測
定の効果は現われるが、例えば互いのウェー71−の第
2チツプ、第7チツプ、第8チツプでは良品チップと不
良品チップが組み合い、不良品チップに景する測定時間
が良品チップの測定時間に含まれる為、その効果は不良
品チップに要する試験時間分のみ短縮されるが、特にウ
ェーハーテストに於ける不良はシツート障否テスト、直
流パラメトリックテスト、及び基本ファンクンW/テス
ト等に代表されるように、トータルのテスト時間に比べ
て比較的短時間で済む試験で発見される割合が高い為、
前述のように良品チップと不良品チップの組み合わせに
於いては並列試験の効果はほとんど期待できない。
るウェーハーを従来方法で並列試験した時には、第2図
に示すように互いのウエーノ1−の#!6チツプを試験
する場合には両チップ共、良チップであるため、並列測
定の効果は現われるが、例えば互いのウェー71−の第
2チツプ、第7チツプ、第8チツプでは良品チップと不
良品チップが組み合い、不良品チップに景する測定時間
が良品チップの測定時間に含まれる為、その効果は不良
品チップに要する試験時間分のみ短縮されるが、特にウ
ェーハーテストに於ける不良はシツート障否テスト、直
流パラメトリックテスト、及び基本ファンクンW/テス
ト等に代表されるように、トータルのテスト時間に比べ
て比較的短時間で済む試験で発見される割合が高い為、
前述のように良品チップと不良品チップの組み合わせに
於いては並列試験の効果はほとんど期待できない。
従って本発明は以上説明したような不具合に特に注目し
、作為的に良品と思われるチップを組み台わせるように
したものである。
、作為的に良品と思われるチップを組み台わせるように
したものである。
本発明の並列試験方法では被測定ICの試験内容を予備
試験と本試験という具合に2つに分離し予備試験として
は前述したようなシ冒−ト障害テスト、直流パラメトリ
ックテスト、基本7アンクシlンテスト、のような基本
的なテスト項目及びその他のAClii:峡やマージン
予裕度試験で不良になる場合を相定した比較的不良検出
率の高い試験項目で栴成し、かっこnらはトータルテス
ト時間に比べて短時間な試験とする。試験の実行手順と
しては始めにクエーノ・−18の第1チツプとウエ−ハ
ー1bの第1チツプを並列に前記予備試験を実行し、そ
の結果、両チップ共「良」判定の場合には引き続き本試
験を並列に実行するが前記予備試験結果が「良」と「否
」に分かれた時には「良」側のチップに対しては一時的
にi[を中断して「否」のチップのみこの時点で試験を
終了させ試験の対象チップを次に移して再度予備試験を
実行させる。第1図に示すようなウェーハーの場合には
ウェーハー18.lbの第1チツプを並列に予備KMす
るが両チップとも「不良」の為、互いに次の第2チツプ
で並列に予備試験する。ここではウェーハー1aは「不
良」で、ウェーハー1bは「良」である為、ウェーハー
1bの第2チツプはここで一時的に試験を中断し、ウェ
ーハー1a試験チツプを第3チツプに移し、このチップ
のみ単独で予備試験し該チップも「不良」のためさらに
第4チツプを予備試験、以彼Jiltにウェーハー1a
で予備試験で「良」なるチップが存在するまで大竹する
。wJ6チツプが予備試験で「良」となったら、先に中
断していたウェーハー1bの第2チツプと前記ウェーハ
ー1aの第6チツプを並列に本試験を実行させ、これら
の両チップに対しては本試験の結果が最終判定結果とな
る。以下両ウェーハーとも互いにチップを次に移し又予
備試験から前述した方法で試験を実行させる。
試験と本試験という具合に2つに分離し予備試験として
は前述したようなシ冒−ト障害テスト、直流パラメトリ
ックテスト、基本7アンクシlンテスト、のような基本
的なテスト項目及びその他のAClii:峡やマージン
予裕度試験で不良になる場合を相定した比較的不良検出
率の高い試験項目で栴成し、かっこnらはトータルテス
ト時間に比べて短時間な試験とする。試験の実行手順と
しては始めにクエーノ・−18の第1チツプとウエ−ハ
ー1bの第1チツプを並列に前記予備試験を実行し、そ
の結果、両チップ共「良」判定の場合には引き続き本試
験を並列に実行するが前記予備試験結果が「良」と「否
」に分かれた時には「良」側のチップに対しては一時的
にi[を中断して「否」のチップのみこの時点で試験を
終了させ試験の対象チップを次に移して再度予備試験を
実行させる。第1図に示すようなウェーハーの場合には
ウェーハー18.lbの第1チツプを並列に予備KMす
るが両チップとも「不良」の為、互いに次の第2チツプ
で並列に予備試験する。ここではウェーハー1aは「不
良」で、ウェーハー1bは「良」である為、ウェーハー
1bの第2チツプはここで一時的に試験を中断し、ウェ
ーハー1a試験チツプを第3チツプに移し、このチップ
のみ単独で予備試験し該チップも「不良」のためさらに
第4チツプを予備試験、以彼Jiltにウェーハー1a
で予備試験で「良」なるチップが存在するまで大竹する
。wJ6チツプが予備試験で「良」となったら、先に中
断していたウェーハー1bの第2チツプと前記ウェーハ
ー1aの第6チツプを並列に本試験を実行させ、これら
の両チップに対しては本試験の結果が最終判定結果とな
る。以下両ウェーハーとも互いにチップを次に移し又予
備試験から前述した方法で試験を実行させる。
以上の実行順序をタイミングチャートで示したが第3図
である○第2図に示す従来の並列試験方法でもタイミン
グチャートと第3図のタイミングチャート比較してわか
るように本発明の並列試験方法では、少くとも、良品チ
ップ数の少ない側のウェーハーの良品チップは必ずもう
一方のウェーハーの良品チップと組み合って試験する為
並列試験の効果ti従来方法に比べて明らかに向上して
おり、この度合は予備試験の時間が短かい程その効果は
大きい。
である○第2図に示す従来の並列試験方法でもタイミン
グチャートと第3図のタイミングチャート比較してわか
るように本発明の並列試験方法では、少くとも、良品チ
ップ数の少ない側のウェーハーの良品チップは必ずもう
一方のウェーハーの良品チップと組み合って試験する為
並列試験の効果ti従来方法に比べて明らかに向上して
おり、この度合は予備試験の時間が短かい程その効果は
大きい。
第1図はウェーハーマッグ、第2図は従来の並列試験方
法によるチップの実行順序を時間的検知からみた場合の
タイミングチャート、第3図は本発明による並列試験方
法の第2図同様のタイミングチャートである。 なお図において、1a、lb・旧・・ウェーハー、 2
a、2b ・・・・・・被測定チップ、である。 第1国
法によるチップの実行順序を時間的検知からみた場合の
タイミングチャート、第3図は本発明による並列試験方
法の第2図同様のタイミングチャートである。 なお図において、1a、lb・旧・・ウェーハー、 2
a、2b ・・・・・・被測定チップ、である。 第1国
Claims (1)
- 検査装置に複数台の半導体ウェーハープローバや自動ハ
ンドリング装置を接続して複鰐個の被測定物を並列に試
験する方法に於いて、複数個の被1jfij定物を並列
に予備試験する第1の試験手段と、該試験結果で暫定的
に「良」判定された前記被測定物に対しては続く試験を
一時的に中断させ、「否」と判・定された前記被測定物
に対してのみこの時点で試験を終了させ、該測定側のみ
引続き前記四様の予備試験を、暫定的な「良」判定の被
測定物が得られるまで順次被測定物を替えながら試験さ
せる第2の試験手段と、前記第1及び第2の試験手段か
ら得られた前記暫定的な「良」判定された複数個の被測
定物を、再度並列に前記予備試験後に本試験を実行させ
る第3の試験手段とから成ることを特徴とする試験方法
。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57059086A JPS58176944A (ja) | 1982-04-09 | 1982-04-09 | 試験方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57059086A JPS58176944A (ja) | 1982-04-09 | 1982-04-09 | 試験方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS58176944A true JPS58176944A (ja) | 1983-10-17 |
JPS6217376B2 JPS6217376B2 (ja) | 1987-04-17 |
Family
ID=13103174
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57059086A Granted JPS58176944A (ja) | 1982-04-09 | 1982-04-09 | 試験方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58176944A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6010743A (ja) * | 1983-06-30 | 1985-01-19 | Nec Home Electronics Ltd | 半導体素子特性測定方法 |
JPS60254626A (ja) * | 1984-05-30 | 1985-12-16 | Sharp Corp | ウエハテスト方法 |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0487660A (ja) * | 1990-07-27 | 1992-03-19 | Mochizuki Kiko Seisakusho:Kk | 長尺シート状弾性体の塗装方法並びに装置 |
JPH0487659A (ja) * | 1990-07-27 | 1992-03-19 | Mochizuki Kiko Seisakusho:Kk | 長尺薄葉突板シートの塗装方法並びに装置 |
CN100430925C (zh) * | 2005-06-30 | 2008-11-05 | 东北大学 | 一种基于嵌入式操作的管理系统及装置 |
-
1982
- 1982-04-09 JP JP57059086A patent/JPS58176944A/ja active Granted
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6010743A (ja) * | 1983-06-30 | 1985-01-19 | Nec Home Electronics Ltd | 半導体素子特性測定方法 |
JPS60254626A (ja) * | 1984-05-30 | 1985-12-16 | Sharp Corp | ウエハテスト方法 |
Also Published As
Publication number | Publication date |
---|---|
JPS6217376B2 (ja) | 1987-04-17 |
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