JPH04241439A - Ｉｃテスト・システム - Google Patents
Ｉｃテスト・システムInfo
- Publication number
- JPH04241439A JPH04241439A JP299991A JP299991A JPH04241439A JP H04241439 A JPH04241439 A JP H04241439A JP 299991 A JP299991 A JP 299991A JP 299991 A JP299991 A JP 299991A JP H04241439 A JPH04241439 A JP H04241439A
- Authority
- JP
- Japan
- Prior art keywords
- measurement
- measured
- chip
- dut
- wafers
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000005259 measurement Methods 0.000 claims abstract description 27
- 235000012431 wafers Nutrition 0.000 claims abstract description 27
- 238000000034 method Methods 0.000 claims abstract description 20
- 238000007689 inspection Methods 0.000 claims description 14
- 238000010586 diagram Methods 0.000 description 4
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はＩＣテスト・システムに
関し、特に、複数ウェーハを検査するＩＣテスト・シス
テムに関する。
関し、特に、複数ウェーハを検査するＩＣテスト・シス
テムに関する。
【０００２】
【従来の技術】従来のＩＣテスト・システムを用いた測
定はウェーハを検査する工程で、所定面積以上の被測定
チップ（以下ＤＵＴという）をすべて測定している。
定はウェーハを検査する工程で、所定面積以上の被測定
チップ（以下ＤＵＴという）をすべて測定している。
【０００３】
【発明が解決しようとする課題】この従来のＩＣテスト
・システムの測定では、複数ウェーハ検査工程での測定
結果が不合格であるＤＵＴも、次段のウェーハ検査工程
で測定対象になっている為、無験在測定をしており、効
率よい測定ではなかった。
・システムの測定では、複数ウェーハ検査工程での測定
結果が不合格であるＤＵＴも、次段のウェーハ検査工程
で測定対象になっている為、無験在測定をしており、効
率よい測定ではなかった。
【０００４】
【課題を解決するための手段】本発明のＩＣテスト・シ
ステムは、複数の被試験ウェーハを検査する工程に使用
するＩＣテスト・システムにおいて、前記被試験ウェー
ハ単位に被測定チップ毎のＸＹ座標及び合／否結果をウ
ェーハマップ情報としてデータ・セーブする記憶部と、
次段ウェーハ検査工程において前記セーブデータの情報
によって判定基準位置の前記被測定チップが不合格だっ
た場合には測定をスキップする手段とを有して構成され
ている。
ステムは、複数の被試験ウェーハを検査する工程に使用
するＩＣテスト・システムにおいて、前記被試験ウェー
ハ単位に被測定チップ毎のＸＹ座標及び合／否結果をウ
ェーハマップ情報としてデータ・セーブする記憶部と、
次段ウェーハ検査工程において前記セーブデータの情報
によって判定基準位置の前記被測定チップが不合格だっ
た場合には測定をスキップする手段とを有して構成され
ている。
【０００５】
【実施例】次に本発明について図を参照して説明する。
図１は本発明の一実施例を説明するための前段ウェーハ
の測定フローである。複数被試験ウェーハの検査工程の
測定を行い、ウェーハ単位にＤＵＴ毎のＸ，Ｙ座標及び
合／否の測定結果をテスト・システム内に記憶部にデー
タ・セーブする。
の測定フローである。複数被試験ウェーハの検査工程の
測定を行い、ウェーハ単位にＤＵＴ毎のＸ，Ｙ座標及び
合／否の測定結果をテスト・システム内に記憶部にデー
タ・セーブする。
【０００６】図２は次段のウェーハ検査工程の測定フロ
ーである。図１の被試験ウェーハの前段ウェーハ検査工
程の測定結果をテスト・システムの記憶部からデータ・
ロードする。次に、ＤＵＴのＸＹ座標をプローバより受
信し、判定基準位置の被測定チップが、前段ウェーハ検
査工程で、合格の場合は測定を開始するが、不合格の場
合はＩＣテスタ側からプローバへインデェクス・コマン
ドを受信し、そのＤＵＴを測定せずに、次ＤＵＴへとス
キップさせる。
ーである。図１の被試験ウェーハの前段ウェーハ検査工
程の測定結果をテスト・システムの記憶部からデータ・
ロードする。次に、ＤＵＴのＸＹ座標をプローバより受
信し、判定基準位置の被測定チップが、前段ウェーハ検
査工程で、合格の場合は測定を開始するが、不合格の場
合はＩＣテスタ側からプローバへインデェクス・コマン
ドを受信し、そのＤＵＴを測定せずに、次ＤＵＴへとス
キップさせる。
【０００７】図３は並列測定時のインデェクス位置図で
ある。（ａ）は、インデェクスが右方向の場合で、判定
基準位置をＮＯ．１ＤＵＴとし、それが合格となるＤＵ
ＴまでＩＮＤＥＸを行い、合格ＤＵＴより測定を開始す
る。ここでＰは前段検査工程で合格のＤＵＴ、Ｆは不合
格のＤＵＴである。（ｂ）はインデェクスは左方向の場
合で、判定基準位置をＮＯ．４ＤＵＴとし、それが合格
となるＤＵＴまでＩＮＤＥＸを行い合格ＤＵＴより測定
を開始する。
ある。（ａ）は、インデェクスが右方向の場合で、判定
基準位置をＮＯ．１ＤＵＴとし、それが合格となるＤＵ
ＴまでＩＮＤＥＸを行い、合格ＤＵＴより測定を開始す
る。ここでＰは前段検査工程で合格のＤＵＴ、Ｆは不合
格のＤＵＴである。（ｂ）はインデェクスは左方向の場
合で、判定基準位置をＮＯ．４ＤＵＴとし、それが合格
となるＤＵＴまでＩＮＤＥＸを行い合格ＤＵＴより測定
を開始する。
【０００８】
【発明の効果】以上説明したように本発明は、複数被試
験ウェーハの検査工程のデータをセーブして、そのデー
タより、次段ウェーハ検査工程のチップ測定スキップを
判断ので、次段ウェーハ検査工程で前段ウェーハ検査工
程の結果不合格となったチップを無駄に測定する異なく
、効率の良い測定ができて測定時間が短縮できる効果が
ある。
験ウェーハの検査工程のデータをセーブして、そのデー
タより、次段ウェーハ検査工程のチップ測定スキップを
判断ので、次段ウェーハ検査工程で前段ウェーハ検査工
程の結果不合格となったチップを無駄に測定する異なく
、効率の良い測定ができて測定時間が短縮できる効果が
ある。
【図１】本発明の一実施例を説明するための前段のウェ
ーハの検査工程の測定フロー図である。
ーハの検査工程の測定フロー図である。
【図２】本発明の一実施例を説明するための次段のウェ
ーハの検査工程の測定フロー図である。
ーハの検査工程の測定フロー図である。
【図３】図２のフローにおけるＤＵＴ４個並列測定時の
インデェクス位置図である。
インデェクス位置図である。
１ 記憶部にデータ・セーブ
Claims (1)
- 【請求項１】 複数の被試験ウェーハを検査する工程
に使用するＩＣテスト・システムにおいて、前記被試験
ウェーハ単位に被測定チップ毎のＸＹ座標及び合／否結
果をウェーハマップ情報としてデータ・セーブする記憶
部と、次段ウェーハ検査工程において前記セーブデータ
の情報によって判定基準位置の前記被測定チップが不合
格だった場合には測定をスキップする手段とを有するこ
とを特徴とするＩＣテスト・システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP299991A JPH04241439A (ja) | 1991-01-16 | 1991-01-16 | Ｉｃテスト・システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP299991A JPH04241439A (ja) | 1991-01-16 | 1991-01-16 | Ｉｃテスト・システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04241439A true JPH04241439A (ja) | 1992-08-28 |
Family
ID=11545078
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP299991A Pending JPH04241439A (ja) | 1991-01-16 | 1991-01-16 | Ｉｃテスト・システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04241439A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116844989A (zh) * | 2023-09-04 | 2023-10-03 | 北京智芯微电子科技有限公司 | Map生成方法、芯片失效原因的识别方法及系统 |
-
1991
- 1991-01-16 JP JP299991A patent/JPH04241439A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116844989A (zh) * | 2023-09-04 | 2023-10-03 | 北京智芯微电子科技有限公司 | Map生成方法、芯片失效原因的识别方法及系统 |
| CN116844989B (zh) * | 2023-09-04 | 2024-01-26 | 北京智芯微电子科技有限公司 | 芯片失效原因的识别方法及系统 |
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