KR20050101024A - 퓨즈 패턴을 갖는 반도체 장치 - Google Patents

Abstract

반도체 장치의 제조에서 불량 셀을 리페어할 때 레이저를 사용하여 컷팅시키는 퓨즈 패턴이 개시된다. 상기 퓨즈 패턴은 반도체 기판 상에 형성되고, 양쪽 에지 부분으로부터 중심 부분으로 갈수록 폭이 협소해지도록 디자인된다. 이때, 상기 퓨즈 패턴의 중심 부분의 폭은 상기 퓨즈 패턴의 에지 부분의 폭을 기준으로 50% 이하로 디자인된다. 따라서, 퓨즈 패턴과 인접하는 퓨즈 패턴에서 중심 영역 사이의 폭은 기존에 비해 매우 넓게 확보할 수 있다.

Description

퓨즈 패턴을 갖는 반도체 장치{semiconductor device having a fuse pattern}

본 발명은 반도체 장치의 퓨즈 패턴에 관한 것으로서, 보다 상세하게는 반도체 장치의 제조에서 불량 셀(cell)을 리페어(repair)할 때 컷팅(cutting)시키는 퓨즈(fuse) 패턴에 관한 것이다.

반도체 장치는 주로 실리콘 재질의 기판 상에 설정된 회로 패턴을 반복적으로 형성하여 집적 회로를 갖는 셀들을 형성하는 패브리케이션(fabrication : FAB) 공정과, 상기 셀들이 형성된 기판을 칩(chip) 단위로 패키징(packaging)하는 어셈블리(assembly) 공정을 포함한다. 그리고, 상기 패브리케이션 공정과 어셈블리 공정 사이에는 상기 기판 상에 형성하는 셀들의 전기적 특성을 검사하기 위한 공정(electrical die sorting : EDS)을 수행한다.

상기 검사 공정은 기판 상에 형성한 셀들이 전기적으로 양호한 상태 또는 불량한 상태를 갖는 가를 판별하는 공정이다. 이는, 상기 검사 공정을 통하여 불량한 상태를 갖는 셀들을 상기 어셈블리 공정을 수행하기 이전에 제거함으로서, 상기 어셈블리 공정에서 소모되는 노력 및 비용을 절감하기 위함이다. 그리고, 상기 불량한 상태를 갖는 셀들을 조기에 발견하고, 이를 리페어를 통하여 재생하기 위함이다.

상기 검사 공정은, 구체적으로, 상기 셀들을 검사하여 불량 셀을 선별하고, 그 데이터를 발생시키는 프레-레이저 검사(pre-laser test), 상기 데이터에 근거하여 리페어가 가능한 셀들을 리페어하는 리페어 공정 및 상기 리페어한 셀들을 재검사하는 포스트-레이저 검사(post-laser test)의 순서로 구성된다.

상기 검사 공정 중에서 상기 리페어 공정은 상기 불량 셀에 연결된 퓨즈 패턴을 레이저 빔을 사용하여 컷팅하고, 칩 내에 내장된 리던던시 셀(redundancy cell)과 대체시키는 공정이다.

도 1은 종래의 반도체 장치의 퓨즈 패턴을 나타내는 개략적인 평면도이다.

도 1을 참조하면, 반도체 기판(10) 상에 형성된 퓨즈 패턴(12)을 나타낸다. 상기 퓨즈 패턴(12)의 경우에는 양쪽 에지 부위를 제외하고는 일정한 폭을 갖는다. 따라서, 상기 퓨즈 패턴(12)을 이용한 리페어를 실시할 때 인접하는 퓨즈 패턴(12)이 손상되는 상황이 빈번하게 발생한다. 이는, 상기 퓨즈 패턴(12)이 일정한 폭을 가짐에 따라 인접하는 퓨즈 패턴과의 간격이 협소하기 때문이다. 또한, 후속되는 패키지 공정시 리페어의 실시에 의해 오픈되는 영역의 모양에 따라 퓨즈 패턴(12) 상에 있는 산화막으로부터 크랙이 발생하여 상기 퓨즈 패턴(12)이 컷팅되는 상황도 빈번하게 발생한다.

이와 같이, 종래의 퓨즈 패턴은 일정한 폭을 갖는 형태로 디자인됨에 따라 전술한 문제점이 빈번하게 발생한다.

본 발명의 목적은 퓨즈 패턴과 인접하는 퓨즈 패턴 사이의 폭을 보다 넓게 확보하기 위한 반도체 장치를 제공하는데 있다.

상기 목적을 달성하기 위한 본 발명의 반도체 장치의 퓨즈 패턴은,

반도체 기판; 및

상기 반도체 기판 상에 형성되고, 양쪽 에지 부분으로부터 중심 부분으로 갈수록 폭이 협소해지는 퓨즈 패턴을 포함한다.

이때, 상기 퓨즈 패턴의 중심 부분의 폭은 상기 퓨즈 패턴의 에지 부분의 폭을 기준으로 50% 이하인 것이 바람직하다.

그리고, 상기 퓨즈 패턴은 폴리 실리콘막으로 이루어진 것이 바람직하다. 때문에, 상기 퓨즈 패턴은 셀 영역에 커패시터의 상부 전극을 형성할 때 동시에 형성할 수 있다.

이와 같이, 본 발명에 의하면 퓨즈 패턴을 양쪽 에지 부분으로부터 중심 부분로 갈수록 폭이 협소해지도록 디자인한다. 따라서, 퓨즈 패턴과 인접하는 퓨즈 패턴에서 중심 영역 사이의 폭은 기존에 비해 매우 넓게 확보할 수 있다.

(실시예)

이하, 본 발명의 바람직한 실시예를 첨부한 도면에 따라서 더욱 상세히 설명하기로 한다.

도 2는 본 발명의 일 실시예에 따른 반도체 장치의 퓨즈 패턴을 나타내는 개략적인 평면도이다.

도 2를 참조하면, 반도체 기판(20) 상에 형성된 퓨즈 패턴(22)을 나타낸다. 이때, 상기 퓨즈 패턴(22)은 양쪽 에지 부분으로부터 중심 부분으로 갈수록 폭이 협소해지도록 디자인된다. 이와 같이, 양쪽 에지 부분으로부터 중심 부분으로 갈수록 폭이 협소해지는 디자인을 갖는 퓨즈 패턴(22)은 패터닝을 달리함으로서 용이하게 만들 수 있다. 특히, 상기 퓨즈 패턴(22)의 중심 부분의 폭(W2)은 상기 퓨즈 패턴(22)의 에지 부분의 폭(W1)을 기준으로 50% 이하로 디자인되도록 만든다. 아울러, 상기 퓨즈 패턴(22)의 경우에는 셀 영역에 커패시터의 상부 전극을 형성할 때 함께 만들어진다. 즉, 상기 셀 영역의 커패시터의 상부 전극의 형성을 위한 적층 및 패터닝을 수행할 때 주변 회로 영역에 형성되는 퓨즈 패턴(22)도 함께 형성하는 것이다. 이에 따라, 상기 퓨즈 패턴(22)은 주로 폴리 실리콘막으로 이루어진다.

이와 같이, 상기 퓨즈 패턴(22)을 양쪽 에지 부분으로부터 중심 부분으로 갈수록 폭이 협소해지도록 형성함으로서 상기 퓨즈 패턴(22)과 인접하는 퓨즈 패턴에서 중심 부위의 사이에서의 간격(S1)을 보다 넓게 확보할 수 있다. 즉, 기존의 일정한 폭을 갖는 퓨즈 패턴들 사이의 간격보다 보다 넓게 확보할 수 있는 것이다.

이에 따라, 리페어를 위하여 상기 퓨즈 패턴을 레이저로 컷팅할 때 인접하는 퓨즈 패턴에 가해지는 손상을 충분하게 줄일 수 있다. 또한, 상기 퓨즈 패턴의 폭이 얇아짐으로서 작은 에너지를 갖는 레이저로도 컷팅이 용이하게 이루어진다. 아울러, 퓨즈 패턴의 에지 부분은 충분한 폭을 갖도록 디자인됨으로서 패키지 작업시 빈번하게 발생하는 크랙을 충분하게 줄일 수도 있다. 또한, 반도체 장치의 집적도가 높아짐에 따라 퓨즈 패턴의 개수로 늘어날 경우에도 동일한 면적 내에 보다 많은 개수의 퓨즈 패턴의 형성이 가능하다.

이와 같이, 본 발명에 의하면 퓨즈 패턴의 디자인을 개선함으로서 리페어 공정과 패키지 공정에서 발생할 수 있는 불량들을 충분하게 줄일 수 있다. 따라서, 본 발명의 퓨즈 패턴은 반도체 장치의 제조에 따른 신뢰도를 향상시키는 효과가 있다.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

도 1은 종래의 반도체 장치의 퓨즈 패턴을 나타내는 개략적인 평면도이다.

도 2는 본 발명의 일 실시예에 따른 반도체 장치의 퓨즈 패턴을 나타내는 개략적인 평면도이다.

<도면의 주요부분에 대한 부호의 설명>

20 : 반도체 기판 22 : 퓨즈 패턴

Claims (3)

1. 반도체 기판; 및

   상기 반도체 기판 상에 형성되고, 양쪽 에지 부분으로부터 중심 부분으로 갈수록 폭이 협소해지는 퓨즈 패턴을 포함하는 반도체 장치.
2. 제1항에 있어서, 상기 퓨즈 패턴의 중심 부분의 폭은 상기 퓨즈 패턴의 에지 부분의 폭을 기준으로 50% 이하인 것을 특징으로 하는 반도체 장치.
3. 제1항에 있어서, 상기 퓨즈 패턴은 폴리 실리콘막으로 이루어진 것을 특징으로 하는 반도체 장치.