KR20070014818A - 반도체 메모리 소자의 리페어 방법 - Google Patents
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Abstract
리페어 공정의 신뢰도를 향상시킬 수 있는 반도체 메모리 소자의 리페어 방법이 제공된다. 반도체 메모리 소자의 리페어 방법은 절연막 상에 장벽 금속층과 금속층의 적층 구조를 포함하는 퓨즈를 형성하는 단계, 퓨즈의 상부로 레이저 빔을 조사하여 퓨즈를 컷팅하는 단계 및 컷팅된 퓨즈의 잔류물을 건식 또는 습식 식각하여 제거하는 단계를 포함한다.
퓨즈, 리페어, 습식 식각, 건식 식각
Description
도 1, 도 3 및 도 5는 본 발명의 일 실시예에 따른 반도체 메모리 소자의 리페어 순서에 따른 반도체 메모리 소자의 평면도이다.
도 2, 도 4 및 도 6은 본 발명의 일 실시예에 따른 반도체 메모리 소자의 리페어 순서에 따른 반도체 메모리 소자의 단면도이다.
도 7은 본 발명의 일 실시예에 따른 반도체 메모리 소자의 리페어 방법에 관한 순서도이다.
<도면의 주요 부분에 관한 부호의 설명>
10: 절연막 20: 퓨즈
22: 장벽 금속층 24: 금속층
30: 가드링 40: 패시베이션막
50: 개구부 60a, 60b: 잔류물
본 발명은 반도체 메모리 소자의 리페어 방법에 관한 것으로서, 더욱 상세하 게는 리페어 공정의 신뢰도를 향상시킬 수 있는 반도체 메모리 소자의 리페어 방법이 제공된다.
일반적으로 반도체 메모리 소자는 기판 상에 설정된 회로 패턴을 반복적으로 형성하여 집적 회로를 갖는 셀(cell)들을 형성하는 패브리케이션(FABrication; FAB) 공정과, 셀들이 형성된 기판을 칩(chip) 단위로 패키징(packaging)하는 어셈블리(assembly) 공정을 수행하여 제조된다.
이러한 반도체 메모리 소자의 셀들 중 하나의 메모리 셀이라도 결함이 발생할 경우, 반도체 메모리 소자는 제대로 동작을 수행하지 못하고 불량품으로 처리된다. 더욱이 반도체 메모리 소자의 고집적화에 따라 메모리 셀의 결함 발생 확률도 증가하고 있다.
따라서, 반도체 메모리 소자의 고집적화 및 수율 향상을 위해 각 셀들의 전기적 특성을 검사하는 EDS(Electrical Die Sortring) 공정을 수행한다. 이러한 EDS 공정은 프리 테스트(pre-test), 리페어(repair) 및 리페어 테스트(repair test)의 순서로 진행된다. 즉, 반도체 메모리 각 셀들에 특정 전류를 인가하여 각 셀들의 정상 및 불량 여부를 판단하여 결함 셀을 검출한다. 그리고 나서 선별된 결함 셀들에 리페어 공정을 수행함으로써 미리 제작된 리던던시 셀(redundancy cell)로 대체한다. 이 때, 결함 셀들을 리던던시 셀로 대체하는 리페어 공정은 불량 셀에 연결된 퓨즈에 레이저 빔을 조사하여 컷팅함으로써 수행된다.
이와 같이 퓨즈를 컷팅하여 결함 셀을 리던던시 셀로 대체한 다음에는 퓨즈 상태 및 대체된 리던던시 셀을 테스트한다.
그러나, 금속 물질을 퓨즈로 이용하는 경우 퓨즈의 레이저 컷팅시 잔류물(residue)이 발생할 수 있다. 이러한 잔류물은 다른 퓨즈와 접촉되어 리페어 불량을 발생시킬 수 있다. 그리고 퓨즈 컷팅 후 리페어 테스트시 퓨즈가 컷팅되지 않은 것으로 인식될 수 있다.
또한, 잔류물은 반도체 메모리 소자의 저항 성분으로 작용하여 반도체 메모리 소자의 전기적 특성을 저하시킬 수 있다.
본 발명이 이루고자 하는 기술적 과제는 리페어 공정의 신뢰도를 향상시킬 수 있는 반도체 메모리 소자의 리페어 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 기술적 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 메모리 소자의 리페어 방법은 절연막 상에 장벽 금속층과 금속층의 적층 구조를 포함하는 퓨즈를 형성하는 단계, 퓨즈의 상부로 레이저 빔을 조사하여 퓨즈를 컷팅하는 단계 및 컷팅된 퓨즈의 잔류물을 건식 또는 습식 식각하여 제거하는 단계를 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
이하 첨부된 도면들을 참조하여 본 발명의 일 실시예에 의한 반도체 메모리 소자의 리페어 방법에 대해 상세히 설명한다.
도 1, 도 3 및 도 5는 본 발명의 일 실시예에 따른 반도체 메모리 소자의 리페어 순서에 따른 반도체 메모리 소자의 평면도이다.
도 2, 도 4 및 도 6은 본 발명의 일 실시예에 따른 반도체 메모리 소자의 리페어 순서에 따른 반도체 메모리 소자의 단면도이다.
먼저, 도 1 및 도 2에 도시된 바와 같이, 반도체 기판 상에 위치하는 절연막(10) 상부에는 퓨즈(20)가 위치한다. 퓨즈(20)는 반도체 메모리 소자의 셀 영역에 금속 물질로 형성되는 게이트 전극, 비트 라인, 상부 전극 또는 배선 형성시 함께 형성된다. 이러한 퓨즈(20)는 장벽 금속층(22) 및 금속층(24)의 적층 구조로써 일정 간격으로 절연막(10) 상에 형성된다. 이 때, 장벽 금속층(22)은 티타늄(Ti), 탄탈륨(Ta), 질화 티타늄(TiN), 질화 타탈륨(TaN) 등과 같은 내화 금속 또는 내화 금속 화합물로 형성되거나, 내화 금속 및 내화 금속 화합물로 이루어진 복합막으로 형성된다. 그리고 금속층(24)은 알루미늄(Al), 텅스텐(W) 또는 구리(Cu) 등과 같은 금속 물질로 형성된다.
그리고 퓨즈(20)들이 밀집한 가장 자리에는 퓨즈(20)들을 둘러싸는 가드링(30)이 위치하여 레이저 빔에 의한 퓨즈(20) 컷팅시 충격으로 인한 인접 소자들의 손상 및 수분 침투를 방지한다. 이와 같이, 절연막(10) 상에 퓨즈(20) 및 가드링(30)이 형성되고 나면 상부에 층간 절연막 및 패시베이션막(40)을 형성한다. 이 때, 퓨즈(20)가 형성된 위치에 따라 상부에는 다층의 층간 절연막이 형성될 수 있다. 그리고 나서, 리페어 공정을 수행하기 위해 층간 절연막 및 패시베이션막(40)을 식각하여 퓨즈(20)를 노출시키는 개구부(50)를 형성한다.
다음으로, 이와 같은 퓨즈(20)를 포함하는 반도체 메모리 소자의 셀들의 전기적 특성을 테스트하여 결함 셀을 검출한다. 그리고 나서 결함 셀의 어드레스에 대응하는 퓨즈(20)들에 레이저 빔을 조사하여 컷팅한다.
레이저 빔을 조사하여 퓨즈(20)들을 컷팅하면 도 3 및 도 4에 도시된 바와 같이, 절연막(10) 상부에 잔류물(60a, 60b)이 발생된다. 보다 상세히 설명하면, 퓨즈(20)로 레이저 빔이 조사되면 상부의 금속층(24)이 먼저 컷팅되고 하부에 장벽 금속층(22)이 제거되면서 레이저 빔이 조사된 주변에 잔류물(60a, 60b)이 발생한다.
이 때, 인접하는 퓨즈(20)들이 연속적으로 컷팅되면 잔류물(60a)이 절연막(10) 상에 연속적으로 발생하게 된다. 그리고 레이저 빔을 조사하여 퓨즈(20) 컷팅시 퓨즈(20)가 완전하게 컷팅되지 않은 경우에는 절연막(10) 상부에 잔류물(60b)이 발생한다.
따라서, 퓨즈(20)에 레이저 빔을 조사하여 퓨즈(20)를 컷팅한 다음, 레이저 빔의 조사에 의해 발생된 잔류물(60a, 60b)을 제거할 수 있는 식각 가스를 이용하여 건식 식각을 수행함으로써 도 5 및 도 6에 도시된 바와 같이 절연막(10) 상에 발생된 잔류물(60a, 60b)을 제거한다.
이와 달리, 퓨즈(20)를 컷팅하고 난 다음, 건식 식각 대신 잔류물(60a, 60b)을 제거할 수 있는 식각 용액을 이용하여 잔류물(60a, 60b)을 제거할 수도 있다.
이와 같이 장벽 금속층(22)과 금속층(24)의 적층 구조를 포함하는 퓨즈(20)를 컷팅한 다음 절연막(10) 상에 발생된 잔류물(60a, 60b)을 건식 및 습식 식각하여 완전히 제거함으로써 잔류물(60a, 60b)이 인접 퓨즈(20)에 접촉되는 것을 방지할 수 있다. 그리고 퓨즈(20)의 컷팅 유무 및 대체된 리던던시 셀을 테스트하는 리페어 테스트 과정에서 잔류물(60a, 60b)에 의해 퓨즈(20)가 컷팅되지 않은 것으로 인식하는 것을 방지할 수 있다. 따라서 퓨즈(20)의 잔류물(60a, 60b)에 의해 반도체 메모리 소자의 전기적 특성이 저하되는 것을 방지할 수 있다.
도 7은 본 발명의 일 실시예에 따른 반도체 메모리 소자의 리페어 방법에 관한 순서도이다.
먼저, 장벽 금속층과 금속층의 적층 구조로 형성된 퓨즈를 포함하는 반도체 메모리 소자를 완성한다. 그리고 반도체 메모리 소자의 셀을 전기적으로 테스트하여 결함 셀을 검출한다. (S10)
결함 셀이 검출되면, 결함 셀에 대응하는 퓨즈에 레이저 빔을 조사하여 퓨즈 를 컷팅한다. (S20)
레이저 빔에 의한 퓨즈 컷팅시 발생한 잔류물을 건식 또는 습식 식각하여 제거한다. (S30)
이와 같이 수행하여 절연막 상에 위치하던 퓨즈가 완전히 제거될 수 있다. 이와 같이 결함 셀에 대응하는 퓨즈를 컷팅하고 난 다음, 퓨즈의 컷팅 상태를 검사하는 리페어 테스트를 실시한다. (S40)
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상기한 바와 같이 본 발명의 반도체 메모리 소자의 리페어 방법에 따르면 레이저 빔을 조사하여 장벽 금속층과 금속층의 적층 구조를 포함하는 퓨즈를 컷팅한 다음 절연막 상에 발생된 잔류물을 건식 또는 습식 식각하여 완전히 제거함으로써 잔류물이 인접 퓨즈에 접촉되는 것을 방지할 수 있다.
그리고 퓨즈의 컷팅 유무를 테스트하는 리페어 테스트 과정에서 잔류물에 의해 퓨즈가 컷팅되지 않은 것으로 인식하는 것을 방지할 수 있다.
따라서 퓨즈의 잔류물에 의해 반도체 메모리 소자의 전기적 특성이 저하되는 것을 방지할 수 있다.
Claims (3)
- 절연막 상에 장벽 금속층과 금속층의 적층 구조를 포함하는 퓨즈를 형성하는 단계;상기 퓨즈의 상부로 레이저 빔을 조사하여 상기 퓨즈를 컷팅하는 단계; 및컷팅된 상기 퓨즈의 잔류물을 건식 또는 습식 식각하여 제거하는 단계를 포함하는 반도체 메모리 소자의 리페어 방법.
- 제 1 항에 있어서,상기 장벽 금속층은 티타늄, 탄탈륨, 질화 티타늄, 질화 타탈륨 또는 이들의 조합으로 이루어진 단일막이거나 복합막으로 형성되는 반도체 메모리 소자의 리페어 방법.
- 제 1 항에 있어서,상기 금속층은 알루미늄, 텅스텐 또는 구리막으로 형성되는 반도체 메모리 소자의 리페어 방법.
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| KR1020050069774A KR20070014818A (ko) | 2005-07-29 | 2005-07-29 | 반도체 메모리 소자의 리페어 방법 |
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| KR1020050069774A KR20070014818A (ko) | 2005-07-29 | 2005-07-29 | 반도체 메모리 소자의 리페어 방법 |
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Cited By (2)
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|---|---|---|---|---|
| KR20110059476A (ko) * | 2009-11-27 | 2011-06-02 | 삼성전자주식회사 | 구리 식각용 조성물 및 이를 이용한 반도체 장치의 제조방법 |
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2005
- 2005-07-29 KR KR1020050069774A patent/KR20070014818A/ko not_active Application Discontinuation
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| US9123725B2 (en) | 2012-12-04 | 2015-09-01 | Samsung Electronics Co., Ltd. | Semiconductor device having fuse pattern |
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