KR100967047B1 - 반도체 소자의 제조방법 - Google Patents

Abstract

본 발명은 반도체 소자의 제조방법에 관한 것으로, 퓨즈를 컷팅된 상태로 형성하고, 정상 셀에 대응하는 퓨즈만 전기적으로 연결함으로써 리페어 공정시 잔여물에 의해 전기적으로 단락되지 않는 현상을 방지할 수 있는 기술을 개시한다. 이를 위해, 본 발명은 반도체 기판 상부에 중앙부가 분리된 복수개의 퓨즈를 형성하는 단계와, 복수개의 퓨즈를 포함한 반도체 기판 상부에 절연막을 형성하는 단계와, 복수개의 퓨즈 중 정상 셀에 대응하는 퓨즈 상부의 절연막을 선택적으로 식각하여 중앙부를 노출시키는 홀을 형성하는 단계 및 홀에 금속막을 매립하는 단계를 포함한다.

퓨즈, 무전해 도금법

Description

반도체 소자의 제조방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}

본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 퓨즈를 컷팅된 상태로 형성하고, 정상 셀에 대응하는 퓨즈만 전기적으로 연결함으로써 리페어 공정시 잔여물에 의해 전기적으로 단락되지 않는 현상을 방지할 수 있는 반도체 소자의 제조방법에 관한 기술이다.

일반적으로 반도체 장치, 특히 메모리 장치의 제조시 수많은 미세 셀 중에서 한 개라도 결함이 있으면 메모리로서의 기능을 수행하지 못하므로 불량품으로 처리된다.

그러나, 메모리 내의 일부 셀에만 결함이 발생하였는데도 불구하고 장치 전체를 불량품으로 폐기하는 것은 수율(Yield) 측면에서 비효율적인 처리 방법이다.

따라서, 현재는 메모리 장치 내에 미리 설치해둔 예비 셀(Redundancy cell)을 이용하여 결함이 발생한 결함 셀을 대체함으로써, 전체 메모리를 되살려 주는 방식으로 수율 향상을 이루고 있다.

예비 셀을 이용한 리페어 방법은 통상 일정 셀 어레이마다 노멀 워드라인을 치환하기 위해 구비된 예비 워드라인과 노멀 비트라인을 치환하기 위해 구비된 예 비 비트라인을 미리 설치해 두어 결함이 발생된 결함 셀을 포함하는 노멀 워드라인 또는 노멀 비트라인을 예비 워드라인 또는 예비 비트라인으로 치환해 주는 방식으로 진행된다.

이를 자세히 살펴보면, 웨이퍼 가공 완료 후 테스트를 통해 결함 셀을 골라내면 결함 셀에 해당하는 어드레스를 예비 셀의 어드레스로 바꾸어 주는 프로그램을 내부 회로에 행하게 된다. 따라서, 실제 사용시에 결함 셀에 해당하는 어드레스 신호가 입력되면 결함 셀에 대응하여 치환된 예비 셀의 데이터가 액세스 되는 것이다.

전술한 프로그램 방식으로 가장 널리 사용되는 방식이 레이저 빔으로 퓨즈를 태워 블로윙(Blowing) 시킴으로써, 어드레스의 경로를 치환하는 것이다. 따라서, 통상적인 메모리 장치는 레이저를 퓨즈에 조사하여 블로윙 시킴으로써 어드레스 경로를 치환시킬 수 있는 퓨즈부를 구비하고 있다. 여기서, 레이저의 조사에 의해 끊어지는 배선을 퓨즈라 하고, 그 끊어지는 부위와 둘러싸는 영역을 퓨즈 박스라 한다.

이러한 퓨즈부는 다수의 퓨즈세트를 구비하는데 하나의 퓨즈세트로 하나의 어드레스 경로를 치환할 수 있다. 퓨즈부에 구비되는 퓨즈세트의 수는 메모리 장치에 구비된 예비 워드라인 또는 예비 비트라인의 수에 대응하여 정해진다.

도 1은 종래기술에 따른 반도체 소자의 제조방법을 도시한 도면으로, (a)는 평면도이고, (b)는 (a)의 A-A' 절단면을 따라 도시한 단면도이다.

도 1을 참조하면, 소정의 하부구조물이 구비된 반도체 기판(10) 상부에 평탄 화된 제 1 층간절연막(12)을 형성한다. 그 다음, 제 1 층간절연막(12) 상부에 전기적으로 서로 이격되어 배열된 복수개의 퓨즈(14)를 형성한다.

그 다음, 퓨즈(14) 및 제 1 층간절연막(12) 상부에 제 2 층간절연막(16)을 형성하고, 제 2 층간절연막(16)을 선택적으로 식각하여 퓨즈(14)를 노출시키는 콘택홀(미도시)을 형성한다. 그 다음, 상기 콘택홀에 도전막을 매립하여 콘택플러그(18)를 형성한다. 그 다음, 콘택플러그(18) 상부에 제 2 금속배선층(20)을 형성한다.

그 다음, 제 2 금속배선층(20) 및 제 2 층간절연막(16) 상부에 제 3 층간절연막(22) 및 보호막(미도시)을 형성한다. 그 다음, 리페어 마스크를 이용한 사진 식각 공정으로 보호막, 제 3 층간절연막(22) 및 제 2 층간절연막(16) 일부를 식각하여 퓨즈 오픈 영역(24)을 형성함으로써 퓨즈 박스를 형성한다.

도 2a 및 도 2b는 종래기술에 따른 블로윙(blowing) 공정을 설명하기 위한 도면이다.

도 2a를 참조하면, 블로윙 공정을 위해 결함 셀에 대응하는 퓨즈(14)에 일정 에너지의 레이저 빔(26)을 조사하게 된다.

도 2b를 참조하면, 퓨즈(14)가 일정 압력의 레이저 에너지를 흡수하여 팽창하게 되고, 그 결과 퓨즈(14)가 터짐으로써 물리적으로 컷팅되게 된다. 이때, 컷팅된 퓨즈(14)의 잔여물은 기화되어 공기 중으로 날아가게 된다.

도 3은 종래기술에 따른 반도체 소자의 제조방법의 문제점을 설명하기 위한 도면이다.

도 3을 참조하면, 일반적으로 금속배선층은 단일의 도전층으로 형성하지 않고, 베리어 메탈층 및 도전층의 복합층으로 형성한다. 여기서, 베리어 메탈층은 티타늄 질화물(TiN), 탄탈륨 질화물(TaN) 등과 같은 물질로 형성하며, 도전층과의 접촉 특성을 향상시키기 위해 형성한다.

즉, 퓨즈(14)를 금속배선층으로 형성하는 경우 퓨즈(14)는 베리어 메탈층(14a) 및 도전층(14b)의 적층 구조로 이루어진다. 그러나, 베리어 메탈층(14a)은 녹는점이 낮아 블로윙 공정시 베리어 메탈층(14a)이 제거되지 못하고 남게 된다. 이로 인해, 전기적으로 단락이 되지 않는 문제점이 있다.

그리고, 해당 퓨즈(14)에 조사된 레이저 에너지가 직접적 또는 반사 산란에 의한 간접적으로 인접한 퓨즈(14), 퓨즈(14) 상부의 제 2 층간절연막(16) 및 하부의 제 1 층간절연막(12)으로 조사되게 된다. 이때, 전달되는 레이저 에너지에 의해 인접한 퓨즈(14)가 단락되거나, 제 1 층간절연막(12) 및 제 2 층간절연막(16)에 크랙(crack)(B)이 유발되는 문제점이 있다. 또한, 퓨즈(14) 컷팅시 발생한 열 에너지가 전달되거나, 또는 퓨즈(14)의 팽창에 의한 응력이 전달되어 인접한 회로가 단락되는 문제점이 있다.

특히, 소자의 고집적화에 따라 퓨즈(14) 간의 간격이 좁아질수록 상기와 같은 문제점이 심화된다. 그리고, 베리어 메탈층(14a)을 제거하기 위해 레이저 에너지를 증가시키면, 인접한 퓨즈(14) 또는 제 1 층간절연막(12)으로 조사되는 레이저 에너지가 증가하여 크랙(crack)(B)이 더욱 유발되는 문제점이 있다.

본 발명은 다음과 같은 목적을 갖는다.

첫째, 퓨즈를 컷팅된 상태로 형성하고, 정상 셀에 대응하는 퓨즈만 전기적으로 연결함으로써 리페어 공정시 잔여물에 의해 전기적으로 단락되지 않는 현상을 방지할 수 있는데 그 목적이 있다.

둘째, 금속 증착시 선택비가 높은 무전해 도금 방법을 이용함으로써 퓨즈 연결 공정시 불량이 발생하는 현상을 방지할 수 있는데 그 목적이 있다.

셋째, 적은 레이저 에너지를 이용함으로써 레이저 조사시 퓨즈 상측 또는 하측의 층간절연막에 크랙(crack)이 유발되는 현상을 방지할 수 있는데 그 목적이 있다.

넷째, 퓨즈 사이의 영역을 차단하는 노광용 슬릿을 이용함으로써 레이저 조사시 인접한 퓨즈에 미치는 영향을 최소화할 수 있는데 그 목적이 있다.

본 발명에 따른 반도체 소자의 제조방법은 반도체 기판 상부에 중앙부가 분리된 복수개의 퓨즈를 형성하는 단계; 상기 복수개의 퓨즈를 포함한 상기 반도체 기판 상부에 절연막을 형성하는 단계; 상기 복수개의 퓨즈 중 정상 셀에 대응하는 퓨즈 상부의 상기 절연막을 선택적으로 식각하여 상기 중앙부를 노출시키는 홀을 형성하는 단계; 및 상기 홀에 금속막을 매립하는 단계를 포함하는 것을 특징으로 한다.

여기서, 상기 퓨즈는 베리어 메탈층 및 도전층을 포함하는 것과, 상기 도전 층은 금속배선용 물질, 도핑된 폴리실리콘, 금속 질화물 및 이들의 조합 중 선택된 어느 하나로 형성하는 것을 특징으로 한다.

그리고, 상기 홀 형성 단계는 상기 절연막 상부에 감광막을 형성하는 단계; 상기 감광막에 레이저를 조사하여 상기 정상 셀에 대응하는 퓨즈의 상기 중앙부를 노출시키는 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 식각 마스크로 상기 절연막을 식각하는 단계; 및 상기 감광막 패턴을 제거하는 단계를 포함하는 것을 특징으로 한다.

그리고, 상기 레이저 조사 공정은 상기 퓨즈와 인접한 퓨즈 사이의 영역을 차단하는 노광용 슬릿을 이용하여 수행하는 것과, 상기 절연막 식각 공정은 건식 식각, 습식 식각 및 이들의 조합 중 선택된 어느 하나의 방법으로 수행하는 것과, 상기 금속막 매립 공정은 무전해 도금 방법으로 수행하는 것과, 상기 금속막은 니켈 및 니켈-보론 화합물 중 선택된 어느 하나의 물질로 형성하는 것을 특징으로 한다.

본 발명은 다음과 같은 효과를 제공한다.

첫째, 퓨즈를 컷팅된 상태로 형성하고, 정상 셀에 대응하는 퓨즈만 전기적으로 연결함으로써 리페어 공정시 잔여물에 의해 전기적으로 단락되지 않는 현상을 방지할 수 있는 효과를 제공한다.

둘째, 금속 증착시 선택비가 높은 무전해 도금 방법을 이용함으로써 퓨즈 연결 공정시 불량이 발생하는 현상을 방지할 수 있는 효과를 제공한다.

셋째, 적은 레이저 에너지를 이용함으로써 레이저 조사시 퓨즈 상측 또는 하측의 층간절연막에 크랙(crack)이 유발되는 현상을 방지할 수 있는 효과를 제공한다.

넷째, 퓨즈 사이의 영역을 차단하는 노광용 슬릿을 이용함으로써 레이저 조사시 인접한 퓨즈에 미치는 영향을 최소화할 수 있는 효과를 제공한다.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.

도 4a 내지 도 4d는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 도시한 도면으로, (a)는 평면도이고, (b)는 (a)의 C-C' 절단면을 따라 도시한 단면도이다.

도 4a를 참조하면, 소정의 하부 구조물(미도시)이 구비된 반도체 기판(100)의 퓨즈박스 영역 상부에 평탄화된 제 1 층간절연막(102)을 형성한다. 그 다음, 제 1 층간절연막(102) 상부에 복수개의 퓨즈(104)를 형성한다. 여기서, 퓨즈(104)는 베리어 메탈층(104a) 및 도전층(104b)을 포함한다. 이때, 도전층(104b)은 셀 영역의 금속배선과 동일한 물질로 형성하거나, 도핑된 폴리실리콘, 금속 질화물과 같은 전도성 물질을 이용하여 형성하는 것이 바람직하다. 여기서, 셀 영역의 금속배선은 통상 알루미늄(Al)으로 형성한다. 그리고, 퓨즈(104)는 라인 형태를 갖되, 중앙부가 분리된 형태로 형성하는 것이 바람직하다.

그 다음, 퓨즈(104) 및 제 1 층간절연막(102) 상부에 제 2 층간절연막(106)을 형성하고, 제 2 층간절연막(106)을 선택적으로 식각하여 퓨즈(104)를 노출시키는 콘택홀(미도시)을 형성한다. 그 다음, 상기 콘택홀에 도전막을 매립하여 콘택플러그(108)를 형성한다. 그 다음, 콘택플러그(108) 상부에 제 2 금속배선층(110)을 형성한다.

그 다음, 제 2 금속배선층(110) 및 제 2 층간절연막(106) 상부에 제 3 층간절연막(112) 및 보호막(미도시)을 형성한다. 그 다음, 리페어 마스크를 이용한 사진 식각 공정으로 보호막, 제 3 층간절연막(112) 및 제 2 층간절연막(106)의 일부를 식각하여 퓨즈 오픈 영역(114)을 형성함으로써 퓨즈 박스를 형성한다.

도 4b를 참조하면, 퓨즈(104) 상부에 남겨진 제 2 층간절연막(106) 및 제 3 층간절연막(112) 상부에 감광막(미도시)을 형성하고, 상기 감광막에 레이저를 조사하여 복수개의 퓨즈(104) 중 정상 셀에 대응하는 퓨즈(104)의 분리된 중앙부를 노출시키는 감광막 패턴(미도시)을 형성한다. 여기서, 감광막 패턴 형성 공정시 조사되는 레이저 에너지는 종래기술의 퓨즈 컷팅을 위한 에너지보다 작은 크기를 갖는다.

한편, 감광막 패턴 형성 공정은 도 4c에 도시된 노광용 슬릿(200)를 이용하여 수행할 수도 있다. 이때, 노광용 슬릿(200)은 복수개의 퓨즈(104) 사이의 영역 및 퓨즈(104) 외측의 제 3 층간절연막(112)은 막고, 퓨즈(104)의 분리된 중앙부를 노출시키는 형태로 형성하는 것이 바람직하다. 그리고, 노광용 슬릿(200)은 퓨즈(104)와 동일한 피치(pitch)를 갖도록 형성하는 것이 바람직하다. 이러한 노광용 슬릿(200)에 의해 레이저 조사시 노출된 퓨즈(104)의 중앙부에만 레이저가 선택적으로 조사되어 인접한 퓨즈(104)에 어택(attack)이 가해지는 현상을 방지할 수 있다.

그 다음, 상기 감광막 패턴을 식각 마스크로 제 2 층간절연막(106)을 식각하여 퓨즈(104)의 분리된 중앙부 및 이와 인접한 퓨즈(104)의 단부를 노출시키는 홀(116)을 형성한다. 그 다음, 상기 감광막 패턴을 제거한다. 여기서, 제 2 층간절연막(106) 식각 공정은 건식 식각 방법, 습식 식각 방법 및 이들의 조합 중 선택된 어느 하나의 방법으로 수행하는 것이 바람직하다.

도 4d를 참조하면, 홀(116)에 금속막(118)을 매립하여 퓨즈(104)를 전기적으로 연결시킨다. 여기서, 금속막(118) 형성 공정은 무전해 도금(electroless plating) 방법으로 수행하는 것이 바람직하다. 일반적으로 도금(plating) 공정은 전해질 안에서 전자 전달에 의한 금속 이온의 치환 반응을 이용하여 한 금속의 표면에 다른 금속을 증착하는 방법을 말한다. 반면, 무전해 도금 공정은 외부로부터 전기 에너지를 공급받지 않고 금속염 수용액 중의 금속 이온을 환원제에 의해 자기 촉매적으로 환원시켜 피처리물의 표면에 금속을 석출시키는 방법이다.

여기서, 금속막(118)은 니켈 또는 니켈-보론 화합물로 형성하는 것이 바람직하다. 이때, 나머지 퓨즈(104), 즉 불량 셀에 대응하는 퓨즈(104)는 제 2 층간절연 막(106)에 의해 절연되어 있어 정상 셀에 대응하는 퓨즈(104)만 전기적으로 연결할 수 있다.

즉, 본 발명은 퓨즈를 컷팅된 상태로 형성한 후, 불량 셀에 대응하는 퓨즈는 컷팅된 그 상태로 두고, 정상 셀에 대응하는 퓨즈만 전기적으로 연결한다. 따라서, 퓨즈 컷팅시 잔여물에 의해 퓨즈가 컷팅이 되지 않는 현상 자체가 발생하지 않고, 적은 레이저 에너지를 이용하여 절연막에 크랙(crack)이 발생하는 현상을 방지할 수 있다. 또한, 노광용 슬릿을 이용하여 인접 퓨즈에 미치는 영향을 최소화할 수 있다.

도 1은 종래기술에 따른 반도체 소자의 제조방법을 도시한 도면으로, (a)는 평면도.

도 2a 및 도 2b는 종래기술에 따른 블로윙(blowing) 공정을 설명하기 위한 도면.

도 3은 종래기술에 따른 반도체 소자의 제조방법의 문제점을 설명하기 위한 도면.

도 4a 내지 도 4d는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 도시한 도면.

Claims (8)

1. 삭제
2. 반도체 기판 상부에 중앙부가 분리되며, 베리어 메탈층 및 도전층을 포함하는 복수개의 퓨즈를 형성하는 단계;

   상기 복수개의 퓨즈를 포함한 상기 반도체 기판 상부에 절연막을 형성하는 단계;

   상기 복수개의 퓨즈 중 정상 셀에 대응하는 퓨즈 상부의 상기 절연막을 선택적으로 식각하여 상기 중앙부를 노출시키는 홀을 형성하는 단계; 및

   상기 홀에 금속막을 매립하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
3. 제 2 항에 있어서, 상기 도전층은 금속배선용 물질, 도핑된 폴리실리콘, 금속 질화물 및 이들의 조합 중 선택된 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
4. 제 2 항에 있어서, 상기 홀 형성 단계는

   상기 절연막 상부에 감광막을 형성하는 단계;

   상기 감광막에 레이저를 조사하여 상기 정상 셀에 대응하는 퓨즈의 상기 중앙부를 노출시키는 감광막 패턴을 형성하는 단계;

   상기 감광막 패턴을 식각 마스크로 상기 절연막을 식각하는 단계; 및

   상기 감광막 패턴을 제거하는 단계

   를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
5. 제 4 항에 있어서, 상기 레이저 조사 공정은 상기 퓨즈와 인접한 퓨즈 사이의 영역을 차단하는 노광용 슬릿을 이용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
6. 제 4 항에 있어서, 상기 절연막 식각 공정은 건식 식각, 습식 식각 및 이들의 조합 중 선택된 어느 하나의 방법으로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
7. 제 2 항에 있어서, 상기 금속막 매립 공정은 무전해 도금 방법으로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
8. 제 2 항에 있어서, 상기 금속막은 니켈 및 니켈-보론 화합물 중 선택된 어느 하나의 물질로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.

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