KR20060112117A - 반도체소자의 퓨즈 구조 및 그 형성방법 - Google Patents

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Abstract

본 발명은 반도체소자의 퓨즈(fuse) 구조 및 그 형성방법에 관한 것으로, 특히 이중 배선 퓨즈 구조를 사용하여 퓨즈 크랙(crack)이 발생하더라도 전기적으로 영향을 안 미치도록 하는 퓨즈 구조 및 그 형성방법에 관한 것이다.
본 발명에 따른 반도체소자의 퓨즈 구조는 반도체 기판 상부에 구비되며 소정부분이 절단된 퓨즈층, 상기 퓨즈층의 절단된 부분의 단부에 각각 구비된 콘택플러그, 상기 콘택플러그가 서로 접속되도록 상기 퓨즈층 상부에 구비되며, 퓨즈 블로우잉시 블로우잉되는 금속층 패턴, 및 상기 콘택플러그의 접속영역을 포함하는 금속층패턴을 노출시키는 퓨즈박스를 포함하는 것을 특징으로 한다.
본 발명에 따른 반도체소자의 퓨즈 형성방법은 반도체 기판 상부에 제 1 층간 절연막을 형성하는 단계, 상기 제 1 층간 절연막 상부에 퓨즈층을 형성하는 단계, 상기 퓨즈층의 소정 영역을 식각하여 상기 퓨즈층을 절단하는 단계, 상기 제 1 층간 절연막 및 퓨즈층 상부에 제 2 층간 절연막을 형성하는 단계, 상기 제 2 층간 절연막을 식각하여 상기 절단된 퓨즈층의 단부를 노출시키는 콘택홀을 형성하는 단계, 상기 콘택홀을 매립하는 콘택플러그를 형성하는 단계, 상기 콘택플러그 및 제 2 층간 절연막 상부에 금속층을 형성하는 단계, 상기 금속층을 패터닝하여 상기 콘택플러그 사이를 연결하는 금속층패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체소자의 퓨즈 구조 및 그 형성방법{Fuse structure of semiconductor device and method for fabricating the same}
도 1은 종래 기술에 따른 반도체소자의 퓨즈 구조 및 그 형성방법을 도시한 단면도.
도 2는 본 발명의 실시예에 따른 반도체소자의 퓨즈 구조 및 그 형성방법을 도시한 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
100 : 반도체 기판 110 : 제 1 층간 절연막
120 : 퓨즈층 130 : 제 2 층간 절연막
140 : 콘택플러그 150 : 금속층패턴
160 : 제 3 층간 절연막 170 : 퓨즈박스
본 발명은 반도체소자의 퓨즈(fuse) 구조 및 그 형성방법에 관한 것으로, 특히 이중 배선 퓨즈 구조를 사용하여 퓨즈 크랙(crack)이 발생하더라도 전기적으로 영향을 안 미치도록 하는 퓨즈 구조 및 그 형성방법에 관한 것이다.
반도체소자, 특히 메모리소자의 제조시 수많은 미세 셀 중에서 한 개라도 결함이 있으면 메모리로서의 기능을 수행하지 못하므로 불량품으로 처리된다.
그러나 메모리 내의 일부 셀에만 결함이 발생하였는데도 불구하고 소자 전체를 불량품으로 폐기하는 것은 수율(yield) 측면에서 비효율적인 처리방법이다.
따라서, 현재는 메모리 소자 내에 미리 설치해둔 예비 메모리 셀(redundancy cell)을 이용하여 불량 셀을 대체함으로써, 전체 메모리를 되살려주는 방식으로 수율 향상을 이루고 있다.
예비 메모리 셀을 이용한 리페어(repair) 작업은 통상, 일정 셀 어레이(cell array)마다 스페어 로우(spare row)와 스페어 컬럼(spare column)을 미리 설치해 두어 결함이 발생된 불량 메모리 셀을 로우/컬럼 단위로 스페어 메모리 셀로 치완해 주는 방식으로 진행된다.
이를 자세히 살펴보면, 웨이퍼 가공 완료 후 테스트를 통해 불량 메모리 셀을 선별하여 그에 해당하는 어드레스(address)를 스페어 셀의 어드레스 신호로 바꾸어 주는 프로그램을 내부회로에 행하게 된다.
따라서, 실제 사용시에는 불량라인에 해당하는 어드레스 신호가 입력되면 그 대신 예비 라인으로 선택이 바뀌는 것이다.
이 프로그램 방식 중의 하나가 바로 레이저 빔으로 퓨즈를 태워 끊어버리는 방식인 데, 이렇게 레이저의 조사에 의해 끊어지는 배선을 퓨즈라인(fuse line)이라 하고, 그 끊어지는 부위와 이를 둘러싸는 영역을 퓨즈박스(fuse box)라 한다.
이하 첨부된 도면을 참고로 하여, 상기 종래 기술에 의한 퓨즈 구조 및 그 형성방법의 문제점을 설명하기로 한다.
도 1은 종래 기술에 의한 반도체소자의 퓨즈 구조 및 그 형성방법을 나타내는 단면도이다.
도 1을 참조하면, 반도체 기판(10) 상부에 제 1 층간 절연막(20)을 형성한다.
다음에, 상기 제 1 층간 절연막(20) 상부에 퓨즈층(30)을 형성한다.
이어서, 상기 제 1 층간 절연막(20) 및 퓨즈층(30) 상부에 제 2 층간 절연막(40)을 형성한다.
그 다음에, 상기 제 2 층간 절연막(40)을 식각하여 퓨즈박스(50)를 형성한다.
종래 기술에 의한 반도체소자의 퓨즈 구조 및 그 형성방법에 따르면 퓨즈박스의 바닥 모서리(bottom edge) 부분에 후속 패키징 공정에서 수행되는 열공정(thermal process)에 기인한 스트레스(stress)에 의해 크랙(crack)(60)이 발생하여 퓨즈의 저항이 매우 증가함으로써 반도체소자가 비정상적으로 동작하게 되는 문제 점이 있다.
상기 문제점을 해결하기 위하여, 본 발명은 반도체소자의 퓨즈 구조 및 그 형성방법에 있어 이중 배선 퓨즈 구조를 사용하여, 퓨즈 크랙(crack)이 발생하더라도 전기적으로 영향을 안 미치도록 함으로써 퓨즈 크랙에 의한 수율 저하(yield loss)를 개선하는 것을 목적으로 한다.
본 발명에 따른 반도체소자의 퓨즈 구조는 반도체 기판 상부에 구비되며 소정부분이 절단된 퓨즈층, 상기 퓨즈층의 절단된 부분의 단부에 각각 구비된 콘택플러그, 상기 콘택플러그가 서로 접속되도록 상기 퓨즈층 상부에 구비되며, 퓨즈 블로우잉시 블로우잉되는 금속층 패턴, 및 상기 콘택플러그의 접속영역을 포함하는 금속층패턴을 노출시키는 퓨즈박스를 포함하는 것을 특징으로 한다.
본 발명에 따른 반도체소자의 퓨즈 형성방법은 반도체 기판 상부에 제 1 층간 절연막을 형성하는 단계, 상기 제 1 층간 절연막 상부에 퓨즈층을 형성하는 단계, 상기 퓨즈층의 소정 영역을 식각하여 상기 퓨즈층을 절단하는 단계, 상기 제 1 층간 절연막 및 퓨즈층 상부에 제 2 층간 절연막을 형성하는 단계, 상기 제 2 층간 절연막을 식각하여 상기 절단된 퓨즈층의 단부를 노출시키는 콘택홀을 형성하는 단계, 상기 콘택홀을 매립하는 콘택플러그를 형성하는 단계, 상기 콘택플러그 및 제 2 층간 절연막 상부에 금속층을 형성하는 단계, 상기 금속층을 패터닝하여 상기 콘택플러그 사이를 연결하는 금속층패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 2는 본 발명의 바람직한 실시예에 따른 반도체소자의 퓨즈 구조 및 그 형성방법을 나타낸 단면도이다.
도 2를 참조하면, 반도체 기판(100) 상부에 제 1 층간 절연막(110)이 구비되어 있고, 제 1 층간 절연막(110) 상부에는 퓨즈층(120)이 구비되어 있다.
퓨즈층(120)은 소정부분이 절단되어 있으며, 폴리실리콘(Poly Si), 폴리사이드(Polycide), TiN, 텅스텐(W), 알루미늄(Al) 및 이들의 조합 중 선택된 어느 하나로 형성되는 것이 바람직하다.
또한 퓨즈층(120)은 플레이트 전극 또는 금속배선층을 퓨즈로 사용하는 것이 바람직하다.
퓨즈층(120)의 절단된 부분의 단부에 콘택플러그(140)가 각각 구비되어 있다. 콘택플러그(140)는 폴리실리콘(Poly Si), 폴리사이드(Polycide), TiN, 텅스텐(W), 알루미늄(Al) 및 이들의 조합 중 선택된 어느 하나로 형성되는 것이 바람직하다.
제 1 층간 절연막(110) 및 퓨즈층(120) 상부에는 제 2 층간 절연막(130)이 구비되어 있다.
제 2 층간 절연막(130) 및 콘택플러그(140) 상부에는 금속층패턴(150)이 구비되어 있다. 금속층패턴(150)은 콘택플러그(140)가 서로 접속되도록 퓨즈층 (120) 상부에 구비되며, 퓨즈 블로우잉시 블로우잉된다.
금속층패턴(150)은 폴리실리콘(Poly Si), 폴리사이드(Polycide), TiN, 텅스텐(W), 알루미늄(Al) 및 이들의 조합 중 선택된 어느 하나로 형성되는 것이 바람직하다.
콘택플러그(140) 및 금속층패턴(150)의 위치는 퓨즈 크랙(crack)의 위치를 고려하여 퓨즈가 끊어지더라도 전기적으로 영향이 없도록 적절히 조정하는 것이 바람직하다.
금속층패턴(150)의 상부에는 콘택플러그(140)의 접속영역을 포함하는 금속층패턴(150)을 노출시키는 퓨즈박스(170)가 구비되어 있다.
상기와 같은 반도체소자의 퓨즈 구조를 형성하는 방법을 도 2를 참조하여 설명하면 다음과 같다.
반도체 기판(100) 상부에 제 1 층간 절연막(110)을 형성한다.
제 1 층간 절연막(110) 상부에 퓨즈층(120)을 형성한다.
퓨즈층(120)은 폴리실리콘(Poly Si), 폴리사이드(Polycide), TiN, 텅스텐(W), 알루미늄(Al) 및 이들의 조합 중 선택된 어느 하나로 형성되는 것이 바람직하다.
그리고, 퓨즈층(120)의 소정 영역을 식각하여 퓨즈층(120)을 절단한다.
제 1 층간 절연막(110) 및 퓨즈층(120) 상부에 제 2 층간 절연막(130)을 형성한다.
제 2 층간 절연막(130)을 식각하여 절단된 퓨즈층(120)의 단부를 노출시키 는 콘택홀을 형성한다.
그리고, 상기 콘택홀을 매립하는 콘택플러그(140)를 형성한다.
콘택플러그(140)는 폴리실리콘(Poly Si), 폴리사이드(Polycide), TiN, 텅스텐(W), 알루미늄(Al) 및 이들의 조합 중 선택된 어느 하나로 형성되는 것이 바람직하다.
제 2 층간 절연막(130) 및 콘택플러그(140) 상부에 금속층을 형성한다.
그리고, 상기 금속층을 패터닝하여 콘택플러그(140) 사이를 연결하는 금속층패턴(150)을 형성한다.
금속층패턴(150)은 폴리실리콘(Poly Si), 폴리사이드(Polycide), TiN, 텅스텐(W), 알루미늄(Al) 및 이들의 조합 중 선택된 어느 하나로 형성되는 것이 바람직하다.
상기 제 2 층간 절연막(130) 및 금속배선층(150) 상부에 제 3 층간 절연막(160)을 형성한다.
그 다음에, 상기 제 3 층간 절연막(160)을 식각하여 퓨즈박스(170)를 형성한다.
본 발명의 실시예에 따른 반도체소자의 퓨즈 구조 및 그 형성방법은 다음과 같은 효과가 있다.
첫째, 이중 배선 퓨즈 구조를 사용함으로써 플레이트 전극을 퓨즈로 사용하는 단일 배선 퓨즈 구조보다 리페어 식각 타겟(repair etch target)이 크게 감소하 여 생산성이 증대되고, 퓨즈 위의 리페어 잔류 산화막(repair remain oxide)의 두께 조절이 용이해진다.
둘째, 기존 퓨즈 가드링(guardring) 구조를 그대로 사용가능하고, 금속배선층의 수가 증가하는 경우에도 상위 금속배선층을 퓨즈로 이용하는 것도 가능하다.
셋째, 금속배선층과 콘택플러그의 위치를 적절히 조정함으로써 퓨즈 크랙(crack)이 발생하더라도 전기적으로 영향을 안 미치도록 하여, 퓨즈 크랙에 의한 수율 저하(yield loss)를 개선할 수 있다.

Claims (4)

  1. 반도체 기판 상부에 구비되며 소정부분이 절단된 퓨즈층;
    상기 퓨즈층의 절단된 부분의 단부에 각각 구비된 콘택플러그;
    상기 콘택플러그가 서로 접속되도록 상기 퓨즈층 상부에 구비되며, 퓨즈 블로우잉시 블로우잉되는 금속층 패턴; 및
    상기 콘택플러그의 접속영역을 포함하는 금속층패턴을 노출시키는 퓨즈박스를 포함하는 것을 특징으로 하는 반도체소자의 퓨즈 구조.
  2. 제 1 항에 있어서,
    상기 퓨즈층, 콘택플러그 및 금속층패턴은 폴리실리콘(Poly Si), 폴리사이드(Polycide), TiN, 텅스텐(W), 알루미늄(Al) 및 이들의 조합 중 선택된 어느 하나로 형성되는 것을 특징으로 하는 반도체소자의 퓨즈 구조.
  3. (a) 반도체 기판 상부에 제 1 층간 절연막을 형성하는 단계;
    (b) 상기 제 1 층간 절연막 상부에 퓨즈층을 형성하는 단계;
    (c) 상기 퓨즈층의 소정 영역을 식각하여 상기 퓨즈층을 절단하는 단계;
    (d) 상기 제 1 층간 절연막 및 퓨즈층 상부에 제 2 층간 절연막을 형성하는 단계;
    (e) 상기 제 2 층간 절연막을 식각하여 상기 절단된 퓨즈층의 단부를 노출시 키는 콘택홀을 형성하는 단계;
    (f) 상기 콘택홀을 매립하는 콘택플러그를 형성하는 단계;
    (g) 상기 콘택플러그 및 제 2 층간 절연막 상부에 금속층을 형성하는 단계;
    (h) 상기 금속층을 패터닝하여 상기 콘택플러그 사이를 연결하는 금속층패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 퓨즈 형성방법.
  4. 제 3 항에 있어서,
    상기 퓨즈층, 콘택플러그 및 금속층패턴은 폴리실리콘(Poly Si), 폴리사이드(Polycide), TiN, 텅스텐(W), 알루미늄(Al) 및 이들의 조합 중 선택된 어느 하나로 형성되는 것을 특징으로 하는 반도체소자의 퓨즈 형성방법.
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