KR20060011263A - 퓨즈 박스를 포함하는 반도체 메모리장치 및 그 제조 방법 - Google Patents

Abstract

퓨즈 박스를 포함하는 반도체 메모리장치들 및 그 제조방법들을 제공한다. 상기 반도체 메모리 장치들은 반도체 기판 및 상기 반도체 기판 상부에 형성된 제1 절연층을 구비한다. 상기 제1 절연층 상부에 전도층으로 구성된 퓨즈들이 제공되고, 상기 퓨즈들 및 제1 절연층 상부에 제2 절연층이 제공된다. 상기 제2 절연층 상부에 마스크 패턴이 적층되고 상기 마스크 패턴은 상기 퓨즈들의 상부에 개구부들을 갖는다. 상기 퓨즈들을 갖는 기판 상에 제3 절연층이 제공된다. 상기 제3 절연층은 상기 퓨즈들의 상부를 가로지르는 오픈영역을 갖는다. 상기 오픈영역은 상기 마스크 패턴의 일 부를 노출시킨다. 상기 반도체 메모리 장치의 제조방법들 또한 제공된다.

Description

퓨즈 박스를 포함하는 반도체 메모리장치 및 그 제조 방법{Semiconductor device having a fuse box and fabricating method thereof}

도 1은 종래의 퓨즈박스에 대한 개략적인 레이아웃이다.

도 2는 도 1의 절단선 I-I’에 따른 단면도이다.

도 3은 도 1의 절단선 II-II’에 따른 단면도이다.

도 4는 본 발명의 퓨즈박스에 대한 레이아웃이다.

도 5는 본 발명의 마스크패턴을 도시한 평면도이다.

도 6는 본 발명의 제1 실시예들에 따른 퓨즈박스들 및 그 제조방법들을 설명하기 위하여 도 4의 절단선 III-III’에 따른 단면도이다.

도 7은 본 발명의 제1 실시예들에 따른 퓨즈박스들 및 그 제조방법들을 설명하기 위하여 도 4의 절단선 IV-IV’에 따른 단면도이다.

도 8은 본 발명의 제2 실시예들에 따른 퓨즈박스들 및 그 제조방법들을 설명하기 위하여 도 4의 절단선 III-III’에 따라 취해진 단면도이다.

도 9은 본 발명의 제2 실시예들에 따른 퓨즈박스들 및 그 제조방법들 설명하기 위하여 도 4의 절단선 IV-IV’에 따라 취해진 단면도이다.

* 도면의 주요부분에 대한 부호의 설명 *

1, 51 퓨즈박스

4, 54 제1 절연층

5, 55 퓨즈

6, 56 제2 절연층

7, 57 패시베이션층

8 마스크패턴

9, 59 오픈영역

10 식각정지막

12 제3 절연층

본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 보다 상세하게는 퓨즈박스를 포함하는 반도체 메모리 장치 및 그 제조 방법에 관한 것이다.

메모리 반도체 소자의 집적도가 증가하면서 셀에 발생되는 결함(Defect)도 증가 되어 양품 획득율(수율, Yield)이 떨어진다. 최근에는 이를 해결하기 위하여 미리 메모리 소자 내에 예비 메모리 셀을 만들어 놓고 레이저 컷팅 이라는 공정을 통해 불량 셀을 잉여셀(Redundancy cell)로 대체시킴으로써 수율을 높일 수 있는 예비 회로 및 예비 메모리 셀(결함 구제 회로, Redundancy Cell)을 채택하고 있다.

반도체 메모리에서는 제조공정을 끝낸 후 테스트를 통해서 불량 메모리 셀을 찾아내고, 그에 해당하는 메모리 주소(Address)를 예비 메모리 셀의 주소(Address) 신호로 바꾸어 주어 실제 사용 시에는 불량 셀에 해당하는 주소(Address)가 선택되면 이 대신에 예비 셀이 선택이 될 수 있도록 회로가 구성이 되어 있다. 이 경우 웨이퍼 레벨 테스트 진행시에 불량 메모리 셀을 포함하는 컬럼(Column) 혹은 로우(Row)가 있다면 퓨즈(Fuse)를 절단해서 그 컬럼(Column) 혹은 로우(Row)를 메인메모리 셀로 부터 분리 시켜 데코더(Decoder)가 그 워드라인(Word Line)을 선택하여도 퓨즈(Fuse)가 끊겨 있기 때문에 불량 셀의 워드라인에는 펄스(Pulse)가 인가되지 않도록 한다. 그 대신 그것과 치환되는 예비 메모리 셀의 컬럼 혹은 로우에 대해서는 예비 데코더(Decoder)의 로직(Logic)을 불량 컬럼 혹은 로우에 대한 데코더(Decoder)의 로직(Logic)과 일치시킬 수 있도록 퓨즈(Fuse) 프로그램밍(Programming)을 하여, 예비 데코더(Decoder)에 의해 예비 워드라인에만 펄스(Pulse)가 인가될 수 있도록 한다.

도 1 내지 도 3은 종래 퓨즈박스에 대한 개략도 및 단면도를 나타낸 도면으로, 퓨즈박스(51)는 간단히 퓨즈(55), 절연층들(54, 56), 패시베이션 층(57), 그리고 오픈 영역(59)등으로 구성된다.

그런데, 이와 같은 회로에서 사용되는 퓨즈(Fuse; 55) 재료로는 다결정실리콘(Poly Silicon) 배선 또는 메탈(Metal) 배선이 사용된다. 그러나 일반적으로 퓨즈(Fuse; 55)를 형성하기 위한 추가 공정이 없도록 즉, 사진 공정을 단순화 시키기 위하여 비트라인(Bit Line)과 동시에 퓨즈(Fuse; 55)를 형성시키므로, 퓨즈(Fuse; 55) 재료는 비트라인(Bit Line)과 동일하게 하는 것이 효율적이다.

메모리 소자가 고집적화 되면서 기존의 비드라인(Bit Line) 재료로 사용되던 다결정실리콘(Poly Silicon) 또는 텅스텐실리사이드(Tungsten Silicide)는 비저항이 높아, 펄스의 고속(High Speed) 전달을 위하여 저 저항 재료인 텡스텐(Tugsten)이 비트라인(Bit Line) 배선에 사용되고 있다.

그러나 텡스텐은 다결정실리콘(Poly Silicon)이나 텡스텐 실리사이드와는 달리 고온의 습기(Moisture) 분위기에서 산화가 쉽게 일어나 원하지 않는 부위의 퓨즈(Fuse)가 부식되어 메모리 소자의 불량이 발생하고 있다. 이로 인해 반도체 소자의 신뢰성을 테스트하기 위하여 소자가 실제 사용되는 조건보다 가속 환경(고온, 고습, 고압)에서 습기를 반도체 소자의 완제품인 패키지(Package)내로 규정 시간 동안 침투시켜 소자의 내온성, 내습성 및 내압성에 의한 특성열화를 평가하는 PCT(Press Cooker Test) 진행시 불량이 발생하고 있다.

이런 퓨즈(Fuse) 불량 발생 원인으로는 퓨즈(Fuse) 위의 산화막(Oxide막질)이 두꺼울 경우 블로잉(Blowing) 불량 문제가 발생할 수 있으며 혹은 너무 얇을 경우 텅스텐이 드러나게 됨으로써 PCT 불량을 유발 할 수 있다.

따라서 이러한 불량 발생 원인을 근본적으로 해결하는 새로운 개념의 퓨즈 박스의 구조와 제조 방법이 필요하게 되었고, 최근 이러한 퓨즈 구조 및 방법에 대한 연구가 활발하게 이루어 지고 있다.

본 발명이 이루고자 하는 기술적 과제는 퓨즈의 블로잉 불량과 아울러서 퓨즈의 부식에 따른 신뢰성 문제를 해결하기에 적합한 퓨즈 박스를 갖는 반도체 메모 리 장치들을 제공하는 데 있다.

본 발명이 이루고자 하는 다른 기술적 과제는 퓨즈의 블로잉 불량과 아울러서 퓨즈의 부식에 따른 신뢰성 문제를 해결할 수 있는 반도체 메모리 장치의 제조방법들을 제공하는 데 있다.

상기 기술적 과제를 달성하기 위한 본 발명의 실시예는 퓨즈 박스를 갖는 반도체 메모리 장치들을 제공한다. 상기 반도체 메모리 장치들은 반도체 기판 및 상기 반도체 기판 상부에 형성된 제1 절연층을 포함한다. 상기 제1 절연층 상부에 전도층으로 구성된 퓨즈들이 제공된다. 상기 퓨즈들 및 상기 제1 절연층은 제2 절연층으로 덮여진다. 상기 제2 절연층 상부에 마스크 패턴이 제공되고, 상기 마스크 패턴은 상기 퓨즈들 사이의 수직 상승부에 위치한다. 상기 마스크 패턴 및 상기 제2 절연층 상부에 제3 절연층이 제공된다. 상기 제3 절연층은 상기 퓨즈들의 상부를 가로지르면서 상기 마스크 패턴의 일 부분을 노출시키는 오픈영역을 갖는다.

본 발명의 몇몇 실시예들에서, 상기 제3 절연층 상에 패시베이션막이 추가로 적층될 수 있다.

다른 실시예들에서, 상기 마스크 패턴은 폴리실리콘막일 수 있다.

또 다른 실시예들에서, 상기 퓨즈들은 폴리실리콘막 및 텅스텐 실리사이드막의 복층 구조 또는 텅스텐막의 단일 구조를 가질 수 있다.

또 다른 실시예들에서, 상기 마스크 패턴 및 상기 제2 절연층은 식각정지막으로 덮여질 수 있다. 이 경우에, 상기 제3 절연층은 상기 식각정지막 상에 제공될 수 있다.

상기 다른 기술적 과제를 달성하기 위하여 본 발명은 퓨즈박스를 갖는 반도체 메모리 장치의 제조방법들을 제공한다. 이 방법들은 반도체 기판 상부에 제1 절연층을 형성하는 것을 포함한다. 상기 제1 절연층 상에 전도층으로 구성된 퓨즈들을 형성한다. 상기 퓨즈들 및 상기 제1 절연층 상에 제2 절연층을 형성한다. 상기 제2 절연층 상에 마스크 패턴을 형성한다. 상기 마스크 패턴은 상기 퓨즈들 사이의 수직 상승 부위에 배치되는 개구부들을 갖도록 형성된다. 상기 마스크 패턴 및 상기 제2 절연층 상에 제3 절연층을 형성한다. 상기 제3 절연층은 레이저 컷팅을 위해 상기 마스크 패턴의 일 부를 노출시키면서 상기 퓨즈들의 상부를 가로지르는 오픈영역을 갖도록 형성된다.

몇몇 실시예들에서, 상기 제3 절연층 상에 패시베이션막이 추가로 형성될 수 있다.

다른 실시예들에서, 상기 마스크 패턴은 폴리실리콘막으로 형성할 수 있다.

또 다른 실시예들에서, 상기 퓨즈들은 폴리실리콘막 및 텅스텐 실리사이드막의 복층 구조 또는 텅스텐 단일막 구조를 갖도록 형성될 수 있다.

또 다른 실시예들에서, 상기 제3 절연층을 형성하기 전에 상기 마스크 패턴을 갖는 기판 상에 식각정지막을 추가로 형성할 수 있다.

이하, 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 설명하기로 한다.

<제1 실시예>

도 4 내지 도 7은 본 발명의 제 1 실시예에 대한 도면으로 상세히 설명하면 다음과 같다.

본 발명이 제시하는 새로운 구조의 퓨즈 박스(1)에 대한 구성은, 반도체 기판(2)과 상기 반도체 기판(2) 상에 제공된 제 1절연층(4)을 포함한다. 상기 제 1절연층(4) 상에 전도층으로 구성된 퓨즈들(5)이 배치된다. 상기 퓨즈들(5)을 갖는 기판 상에 제2 절연층(6)이 적층된다. 상기 제2 절연층(6) 상에 상기 퓨즈들(5)을 덮는 마스크 패턴(8)이 배치된다. 상기 마스크 패턴(8)은 상기 퓨즈들(5)의 중심부들 상에 위치하는 개구부들(8a)을 가질 수 있다. 상기 마스크 패턴(8)을 포함하는 기판 상에 제3 절연층(12)이 제공되고, 상기 제3 절연층(12) 상에 패시베이션막(7)이 적층된다. 상기 퓨즈들(5)의 중심부들 상의 상기 제2 절연층(6)은 상기 제3 절연층(12) 및 상기 패시베이션막(7)을 관통하는 오픈영역(9)에 의해 노출된다. 상기 오픈영역(9)은 또한 상기 퓨즈들(5) 사이의 상기 제2 절연층(6) 상에 위치하는 마스크 패턴(8)을 노출시킨다.

이제, 상술한 퓨즈 박스(1)를 갖는 반도체 메모리 장치의 제조방법들을 설명하기로 한다. 반도체 기판(2) 상에 제1 절연층(4)을 형성한다. 상기 제1 절연층(4) 상에 전도층으로 구성된 퓨즈(5)들을 형성한다. 상기 퓨즈들(5)은 상기 제1 절연층(4) 상에 텅스텐막, 폴리실리콘막 또는 텅스텐 폴리사이드막(tungsten polycide layer)과 같은 전도층을 약 500 내지 4000 Å의 두께로 형성한 다음, 상기 전도층을 패터닝하여 형성할 수 있다. 상기 텅스텐 폴리사이드막은 폴리실리콘막 및 텅스텐 실리사이드막의 복층구조에 해당한다. 상기 퓨즈들(5)을 갖는 기판 상에 제2 절 연층(6)을 형성하고, 상기 제2 절연층(6) 상에 마스크막을 형성한다. 상기 마스크막은 절연층으로 널리 사용되는 산화막에 대하여 식각 선택비를 갖는 물질막으로 형성하는 것이 바람직하다. 예를 들면, 상기 마스크막은 폴리실리콘막 또는 실리콘 질화막으로 형성할 수 있다. 상기 마스크막은 300 Å 내지 3000 Å 의 두께로 형성할 수 있다. 상기 마스크막을 패터닝하여 상기 퓨즈들(5)의 상부를 가로지르도록 배치된 마스크 패턴(8)을 형성한다. 이에 더하여, 상기 마스크막을 패터닝하는 동안 상기 퓨즈들(5)의 중심부들 상부에 위치하도록 상기 마스크막을 관통하는 개구부들(8a)이 형성된다.

상기 마스크 패턴(8)을 갖는 기판 상에 제3절연층(12) 및 패시베이션막(7)을 형성한다. 상기 패시베이션막(7) 및 제3 절연층(12)을 패터닝하여 상기 퓨즈들(5)의 상부를 가로지르는 오픈영역(9)을 형성한다. 상기 오픈영역(9)은 후속의 레이저 리페어 공정에서 상기 퓨즈들(5)중 선택된 적어도 하나의 퓨즈를 블로잉(컷팅)시키기 위한 레이저가 조사되는 영역에 해당한다. 상기 오픈영역(9)을 형성하는 동안 상기 퓨즈들(5) 사이의 영역 상부에 배치된 상기 마스크 패턴(8)이 노출될 수 있다. 상기 패시베이션막(7)은 실리콘 질화막 또는 폴리이미드막으로 형성할 수 있다. 또한 상기 패시베이션막(7)은 2000 내지 15000Å 의 두께로 형성할 수 있다.

<제2 실시예>

도 8 및 도 9은 본 발명의 제 2 실시예에 대한 도면으로 상세히 설명하면 다음과 같다.

본 발명의 제2 실시예에서 제시하는 퓨즈 구조는, 제1 실시예에서 설명된 것 들과 동일한 구조를 갖는 반도체 기판(2), 제 1절연층(4), 퓨즈들(5), 제2 절연층(6), 및 마스크 패턴(8)을 포함한다. 상기 마스크 패턴(8)을 갖는 기판 상에 식각정지막(10)이 제공된다. 상기 식각정지막(10)을 갖는 기판 상에 제1 실시예에서 설명된 것들과 동일한 형태를 갖는 제3 절연층(12) 및 패시베이션막(7)이 적층될 수 있다. 결과적으로, 상기 패시베이션막(7) 및 제3 절연층(12)을 관통하면서 상기 퓨즈들(5)의 상부를 가로지르도록 형성되는 오픈영역(9)은 상기 식각정지막(10)을 노출시킨다. 상기 식각정지막(10)은 상기 절연층들(6, 12) 및 상기 마스크 패턴(8)에 대하여 식각 선택비를 갖는 물질막일 수 있다.

이제, 상술한 제2 실시예에 따른 퓨즈 구조를 갖는 반도체 메모리 장치의 제조방법들을 설명하기로 한다. 먼저, 반도체 기판(2) 상에 제1 실시예에서 설명된 것들과 동일한 방법들을 사용하여 제1 절연층(4), 퓨즈들(5), 제2 절연층(6) 및 마스크 패턴(8)을 형성한다. 상기 마스크 패턴(8)을 갖는 기판의 전면 상에 식각정지막(10)을 형성한다. 상기 식각정지막(10)은 후속 공정에서 형성되는 제3 절연층(12)에 대하여 식각 선택비를 갖는 물질막으로 형성할 수 있다. 예를 들면, 상기 제3 절연층(12)이 실리콘 산화막으로 형성되는 경우에, 상기 식각정지막(10)은 실리콘 질화막으로 형성할 수 있다. 상기 식각정지막(10)은 500 내지 3000Å 정도의 두께로 형성할 수 있다.

계속해서, 상기 식각정지막(10) 상에 제1 실시예와 동일한 방법들을 사용하여 제3 절연층(12) 및 패시베이션막(7)을 형성한다. 즉, 상기 제3 절연층(12) 및 상기 패시베이션막(7) 내에 상기 퓨즈들(5)의 상부를 가로지르는 오픈영역(9)이 형 성되고, 상기 오픈영역(9)은 상기 식각정지막(9)을 노출시킨다.

상기와 같이, 본 발명은 퓨즈 컷팅을 위한 레이저 빔 조사시 발생할 수 있는 블로잉(blowing) 현상에 의한 인접 퓨즈 끊김 현상을 상기 마스크패턴에 의해 방지할 수 있을 뿐만 아니라, 추가 식각정지막을 형성함으로써 퓨즈들이 대기중에 드러남에 의해 나타날 수 있는 퓨즈 산화현상 및 퓨즈 끊김 현상과 같은 불량 현상들을 방지하여 제품의 신뢰성을 향상시킬 수 있는 효과가 있다.

아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허 청구 범위에 속하는 것으로 보아야 할 것이다.

Claims (10)

1. 불량 셀을 리던던트 셀로 대체시키기 위한 퓨즈박스를 포함하는 반도체 메모리 장치에 있어서

   반도체 기판;

   상기 반도체 기판 상부에 형성된 제 1절연층;

   상기 제 1절연층 상부에 전도층으로 구성된 퓨즈들;

   상기 퓨즈들 및 상기 제1 절연층 상에 형성된 제2 절연층;

   상기 제2 절연층 상부에 형성되되 상기 퓨즈들 사이의 수직 상승부에 형성된

   마스크 패턴; 및

   상기 마스크 패턴 및 상기 제2 절연층 상부에 형성된 제3 절연층을 포함하되, 상기 제3 절연층은 상기 퓨즈들의 상부를 가로지르면서 상기 마스크 패턴의 일 부분을 노출시키는 오픈영역을 갖는 반도체 메모리 장치.
2. 제1항에 있어서, 상기 제3 절연층 상부에 적층된 패시베이션층을 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
3. 제1항에 있어서, 상기 마스크 패턴은 폴리실리콘층인 것을 특징으로 하는

   반도체 메모리 장치.
4. 제1항에 있어서, 상기 퓨즈들은 폴리실리콘층과 텅스텐 실리사이드층의 복층구조 또는 텅스텐의 단일층 구조인 것을 특징으로 하는 반도체 메모리 장치.
5. 불량 셀을 리던던트 셀로 대체시키기 위한 퓨즈박스를 포함하는 반도체 메모리 장치에 있어서,

   반도체 기판;

   상기 반도체 기판 상부에 형성된 제 1절연층;

   상기 제 1절연층 상부에 전도층으로 구성된 퓨즈들;

   상기 퓨즈들 상기 제1 절연층 상부에 형성된 제2 절연층;

   상기 제2 절연층 상부에 형성되되 상기 퓨즈들 사이의 수직 상승부에 형성된

   마스크 패턴;

   상기 마스크패턴 및 제2 절연층 상부에 형성된 식각정지막; 및

   상기 식각정지막 상부에 형성된 제3 절연층을 포함하되, 상기 제3 절연층은 상기 퓨즈들의 상부를 가로지르면서 상기 식각정지막의 일 부분을 노출시키는 오픈영역을 갖는 반도체 메모리 장치.
6. 반도체 기판 상부에 제1 절연층을 형성하는 단계;

   상기 제1 절연층 상부에 전도층으로 구성된 퓨즈들을 형성하는 단계;

   상기 퓨즈들 및 상기 제1 절연층 상부에 제2 절연층을 형성하는 단계;

   상기 제2 절연층 상부에 형성되고 상기 퓨즈들 사이의 수직 상승 부위에 배 치되는 개구부들을 갖는 마스크 패턴을 형성하는 단계; 및

   상기 마스크 패턴 및 상기 제2 절연층 상부에 제3 절연층을 형성하는 단계를 포함하되, 상기 제3 절연층은 레이저 컷팅을 위해 상기 마스크 패턴의 일부를 노출시키면서 상기 퓨즈들의 상부를 가로지르는 오픈영역을 갖도록 형성되는 반도체 메모리 장치의 제조 방법.
7. 제6항에 있어서, 상기 제3 절연층 상부에 패시베이션층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
8. 제6항에 있어서, 상기 마스크 패턴은 폴리실리콘층으로 형성하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
9. 제6항에 있어서, 상기 퓨즈들은 폴리실리콘층과 텅스텐 실리사이드층의 복층구조 또는 텅스텐의 단일층 구조를 갖도록 형성되는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
10. 반도체 기판 상부에 제1 절연층을 형성하는 단계;

    상기 제1 절연층 상부에 전도층으로 구성된 퓨즈들을 형성하는 단계;

    상기 퓨즈들 및 상기 제1 절연층 상부에 제2 절연층을 형성하는 단계;

    상기 제2 절연층 상부에 형성되고 상기 퓨즈들 사이의 수직 상승 부위에 배 치되는 개구부들을 갖는 마스크 패턴을 형성하는 단계;

    상기 마스크 패턴 및 제2 절연층 상부에 식각정지막을 형성하는 단계; 및

    상기 식각정지막 상부에 제3 절연층을 형성하는 것을 포함하되, 상기 제3 절연층은 레이저 컷팅을 위해 상기 식각정지막의 일부를 노출시키면서 상기 퓨즈들의 상부를 가로지르는 오픈영역을 갖도록 형성되는 반도체 메모리 장치의 제조 방법.

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