KR20100030257A - 반도체 소자 - Google Patents

반도체 소자 Download PDF

Info

Publication number
KR20100030257A
KR20100030257A KR1020080089129A KR20080089129A KR20100030257A KR 20100030257 A KR20100030257 A KR 20100030257A KR 1020080089129 A KR1020080089129 A KR 1020080089129A KR 20080089129 A KR20080089129 A KR 20080089129A KR 20100030257 A KR20100030257 A KR 20100030257A
Authority
KR
South Korea
Prior art keywords
fuse
fuse box
metal film
semiconductor device
metal
Prior art date
Application number
KR1020080089129A
Other languages
English (en)
Inventor
김경덕
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020080089129A priority Critical patent/KR20100030257A/ko
Publication of KR20100030257A publication Critical patent/KR20100030257A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

본 발명은 퓨즈부에 외부에서 스트레스가 가해지더라도 그로 인한 손상이 최소화되게 하기 위한 반도체 소자를 제공하기 위한 것으로, 이를 위해 본 발명은 기판의 퓨즈 박스 영역에 배치된 퓨즈와, 퓨즈 박스 영역 주변에 형성되며 퓨즈의 상층에 적층되는 다수의 금속막들과, 퓨즈 및 금속막들간을 분리하며 퓨즈 박스 영역을 오픈하는 퓨즈 박스가 형성된 절연막을 포함하며, 금속막들 중 아래에서 두 번째에 위치하는 금속막은 퓨즈 박스 내부로 일정 폭 돌출되고, 퓨즈 박스의 오픈 범위가 돌출된 금속막을 기준으로 그 위로는 일정하게 넓은 폭을 갖고 그 아래로는 돌출된 금속막으로부터 아래로 갈수록 점차 감소되는 폭을 갖는 반도체 소자를 제공한다.
퓨즈, 퓨즈 박스, 가드 링

Description

반도체 소자{SEMICONDUCTOR DEVICE}
본 발명은 반도체 기술에 관한 것으로, 특히, 퓨즈(fuse)를 구비하는 반도체 소자에 관한 것이다.
일반적으로 반도체 소자는 제조 공정을 완료한 후, 웨이퍼 상에 존재하는 각각의 메모리 소자들의 전기적 특성 검사를 실시하여 양품(good die)과 불량품(fail die)을 가려낸다. 여기서, 불량품 중 그 소자 내부의 메모리 영역 내에 불량된 비트 단위의 셀이 리페어 가능한 한도 이내로 존재하게 되면, 소자 내에 이미 만들어 놓은 여분 셀로 대체시킨 후, 양품 여부를 재시험하게 된다.
반도체 메모리 소자의 웨이퍼 시험방법은 VLSI 메모리 테스트 시스템(memory test system)내 여러 가지 패턴 기법을 이용하여 메모리 소자의 동작 특성 및 메모리 영역내의 여러 가지 결함을 시험하여 양품, 리페어 가능 소자(repairable die) 또는 불량품으로 구분한 후, 리페어 알고리즘(repair algorithm)에 만족되는 리페어 가능 소자에 대해서 테스트 시스템 내 폐일 비트 서칭 유틸리티(fail bit searching utility)를 이용하여 리페어 되어야 할 어드레스를 메인 컴퓨터의 데이터 파일에 저장한다.
그 다음, 리페어 가능 소자에 대해서 레이저 리페어 시스템(laser repair system)을 사용하여 각각의 소자에 맞는 리페어 알고리즘에 의거 퓨즈 블로잉(fuse blowing)하여 여분 셀로 대체한 후, 대체된 셀이 정상적으로 동작을 하는지의 여부를 이차적 전기 특성 검사로 판단한다.
그 후, 검사 완료된 칩을 패키지 공정을 진행하여 완성한다.
도 1은 종래 기술에 따른 반도체 소자의 퓨즈부를 도시한 평면도이고, 도 2는 도 1의 I-I' 라인에 따른 단면도이다.
도 1 및 도 2를 참조하면, 퓨즈(13)를 구비하는 퓨즈 박스(12) 주변에는 퓨즈 박스(12) 식각 후 외부에서 유입될 수 있는 수분 등의 침투를 막기 위한 가드 링(gard ring, 11)이 형성되어 있다.
가드 링(11)은, 비아콘택(via contact, 미도시)을 통해 연결된 다수의 금속막들(14, 15, 16)이 적층된 구조를 갖는다. 금속막들(14, 15, 16)은 모두 동일한 오픈 영역을 가지며, 이에 따라 퓨즈 박스(12)는 일정한 오픈 범위를 갖는다.
그리고, 퓨즈(13)와 금속막들(14, 15, 16)들 사이에는 이들을 분리하기 위한 절연막(17)이 형성된다. 절연막(17)의 높이는 퓨즈(13)를 기준으로 30000 내지 35000Å 정도가 된다.
한편, 리페어를 진행할 때 퓨즈(13)를 레이저로 절단하기 용이하도록 하기 위해 절연막(17)이 비등방적으로 식각되어 퓨즈 박스(12)가 구성된다. 이때, 절연 막(17)을 완전히 식각하지 않고 퓨즈 박스(12) 바닥에 1000 내지 2000Å 가량 남겨, 리페어시에 발생하는 이물질들로 인해 인접하는 퓨즈가 영향을 받지 않도록 한다.
도 1에서 미설명된 도면 부호 10은 기판을 나타낸다.
상기와 같은 반도체 소자의 퓨즈부는 반도체 소자의 다른 부분보다 외부로부터의 스트레스에 취약하다.
리페어 공정에서 퓨즈(13)를 선택적으로 블로잉시켜 결함이 발견된 부분을 리페어하고 난 이후에는 반도체 칩을 패키지는데, 패키지하는 과정에서 외부에서 가해지는 힘에 의해 퓨즈 박스(12) 주변을 둘러싸고 있는 가드 링(11) 부분에 크랙이 발생된다. 그 결과, 패키지 이후에 소자의 수율 및 신뢰성이 크게 저하된다.
도 3은 종래 기술의 문제점을 나타낸 사진으로, 가드 링(11) 부분에 크랙(A)이 생긴 것을 확인할 수 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 퓨즈 주변에 형성되는 가드 링의 구조를 변경하여 패키지 과정에서 외부에서 힘이 가해지더라도 그로 인한 손상이 최소화되도록 함으로써 패키지 이후의 소자 수율 및 신뢰성을 향상시킬 수 있는 반도체 소자를 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 기판의 퓨즈 박스 영역에 배치된 퓨즈와, 상기 퓨즈 박스 영역 주변에 형성되며 상기 퓨즈의 상층에 적층되는 다수의 금속막들과, 상기 퓨즈 및 상기 금속막들간을 분리하며 상기 퓨즈 박스 영역을 오픈하는 퓨즈 박스가 형성된 절연막을 포함하며, 상기 금속막들 중 아래에서 두 번째에 위치하는 금속막은 상기 퓨즈 박스 내부로 일정 폭 돌출되고, 상기 퓨즈 박스의 오픈 범위가 돌출된 상기 금속막을 기준으로 그 위로는 일정하게 넓은 폭을 갖고 그 아래로는 돌출된 상기 금속막으로부터 아래로 갈수록 점차 감소되는 폭을 갖는 반도체 소자를 제공한다.
본 발명에 의하면, 외부 스트레스에 대한 저항력이 증가되어 패키지 공정 중에 외부에서 힘이 가해지더라도 퓨즈부에 크랙 발생이 억제된다. 그 결과, 패키지 공정 이후에 소자 수율 및 신뢰성이 향상된다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나, 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
도 4 내지 도 10은 반도체 소자의 퓨즈부를 변형시킨 다양한 예들을 나타낸 도면이다.
도 4는 제 1 변형 예(case1)를 나타낸 도면으로, 금속막들(14, 15, 16)이 모두 동일한 오픈 영역을 갖도록 구성되고, 퓨즈 박스 영역의 절연막(17)이 수직하게 식각된 경우로, 퓨즈 박스(12) 오픈 범위가 일정한 형태를 갖는다.
도 5는 제 2 변형 예(case2)를 나타낸 도면으로, 금속막들(14, 15, 16)이 모두 동일한 오픈 영역을 갖도록 구성되고, 금속막(15) 하부에서 퓨즈 박스 영역의 절연막(17)이 경사지게 식각된 경우로, 퓨즈 박스(12) 오픈 범위가 금속막(15)까지는 일정하고 금속막(15) 하부에서는 아래로 갈수록 좁아지는 형태를 갖는다.
도 6은 제 3 변형 예(case3)를 나타낸 도면으로, 금속막들(14, 15, 16)이 모두 동일한 오픈 영역을 갖도록 구성되고, 금속막(16) 하부에서 퓨즈 박스 영역의 절연막(17)이 경사지게 식각된 경우로, 퓨즈 박스(12) 오픈 범위가 금속막(16)까지는 일정하고 금속막(16) 하부에서는 아래로 갈수록 좁아지는 형태를 갖는다.
도 7은 제 4 변형 예(case4)를 나타낸 도면으로, 최하부에 위치하는 금속막(14)이 퓨즈 박스(12) 내부로 일정 폭 돌출되고, 퓨즈 박스 영역의 절연막(17)이 수직하게 식각된 경우로, 퓨즈 박스(12) 오픈 범위가 금속막(14) 위로는 일정하게 넓고, 금속막(14) 및 그 하부로는 일정하게 좁은 형태를 갖는다.
도 8은 제 5 변형 예(case5)를 나타낸 도면으로, 최하부에 위치하는 금속막(14)이 퓨즈 박스(12) 내부로 일정 폭 돌출되고, 금속막(14) 하부에서 퓨즈 박스 영역의 절연막(17)이 경사지게 식각된 경우로, 퓨즈 박스(12) 오픈 범위가 금속막(14)을 기준으로 금속막(14) 위로는 일정하게 넓고, 금속막(14) 아래로는 하부로 갈수록 점차 좁아지는 형태를 갖는다.
도 9는 제 6 변형 예(case6)를 나타낸 도면으로, 아래에서 두 번째에 위치하는 금속막(15)이 퓨즈 박스(12) 내부로 일정 폭 돌출되고, 퓨즈 박스 영역의 절연막이 수직하게 식각된 경우로, 퓨즈 박스(12) 오픈 범위가 금속막(15)을 기준으로 금속막(15) 표면 위로는 일정하게 넓고, 금속막(15) 및 그 아래로는 일정하게 좁은 형태를 갖는다.
도 10은 제 7 변형 예(case7)를 나타낸 도면으로, 아래에서 두 번째에 위치하는 금속막(15)이 퓨즈 박스(12) 내부로 일정 폭 돌출되고, 금속막(15) 하부에서 퓨즈 박스 영역의 절연막(17)이 경사지게 식각된 경우로, 퓨즈 박스(12) 오픈 범위가 금속막(15)을 기준으로 금속막(15) 위로는 일정하게 넓고 금속막(15) 아래로는 하부로 갈수록 점차 좁아지는 형태를 갖는다.
도 11은 도 4 내지 도 10에 도시된 반도체 소자에서 측정된 스트레스 수치를 나타낸 그래프이다.
도 11을 참조하면, 스트레스 수치가 제 3 변형 예의 경우 가장 높고, 제 5 변형 예, 제 4 변형 예, 제 2 변형 예, 제 6 변형 예, 제 1 변형 예의 순으로 점차 낮아지며 제 7 변형예의 경우 가장 낮음을 확인할 수 있다.
이에, 본 발명에서는 제 7 변형 예와 같이 반도체 소자를 구성하여 스트레스에 대해 저항성을 극대화시키고자 한다.
실시예
도 10을 참조하면, 본 발명에 따른 반도체 소자의 퓨즈부는, 기드 링(11)을 구성하는 금속막들(14, 15, 16) 중 아래에서 두 번째에 위치하는 금속막(15)이 퓨즈 박스(12) 내부로 일정 폭 돌출되고, 퓨즈 박스(12)의 오픈 범위가 돌출된 금속막(15)을 기준으로 금속막(15) 위로는 일정하게 넓고, 금속막(15) 아래로는 금속막(15)으로부터 하부로 갈수록 점차 좁아지는 구조를 갖는다. 금속막(15)이 퓨즈 박스(12) 내부로 돌출되는 폭은 0.2 내지 1.0㎛ 범위로 구성될 수 있다.
퓨즈(13)와 금속막들(14, 15, 16)은 절연막(17)에 의해 서로 분리된다. 절연막(17)의 높이는 퓨즈(13)를 기준으로 30000 내지 35000Å 정도가 된다.
퓨즈 박스(12)는 리페어를 진행할 때 퓨즈(13)를 레이저로 절단하기 용이하도록 하기 위해 절연막(17)을 식각하여 구성한 것으로, 돌출된 금속막(15)을 기준으로 금속막(15) 위로는 일정하게 넓고 금속막(15) 아래로는 금속막(15)으로부터 하부로 갈수록 점차 좁아지는 오픈 범위를 갖는다. 그리고, 퓨즈 박스(12) 오픈 영역에는 다수의 퓨즈(13)들이 배치된다. 한편, 리페어시에 발생하는 이물질들로 인해 인접하는 퓨즈가 영향을 받지 않도록, 퓨즈 박스(12) 바닥에는 1000 내지 2000Å 가량의 절연막(17)이 잔류된다.
가드 링(11)은 퓨즈 박스(12) 식각 후에 외부에서 유입될 수 있는 수분 등의 침투를 막기 위한 것으로, 가드 링(11)을 구성하는 금속막들(14, 15, 16)들은 비아콘택(미도시)을 통해 연결된다.
도 10에서 미설명된 도면 부호 10은 기판을 나타낸다.
이와 같은 본 발명에 따르면, 외부 스트레스에 대한 저항력이 증가되어 패키지 공정 중에 외부에서 힘이 가해지더라도 크랙 발생이 억제되므로, 패키지 공정 이후에 소자 수율 및 신뢰성이 향상된다.
본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 종래 기술에 따른 반도체 소자의 퓨즈부를 도시한 평면도.
도 2는 도 1의 I-I' 라인에 따른 단면도.
도 3은 종래 기술의 문제점을 나타낸 사진.
도 4 내지 도 10은 반도체 소자의 퓨즈부를 변형시킨 다양한 예(case)들을 나타낸 도면.
도 11은 도 4 내지 도 10에 도시된 반도체 소자에서 측정된 스트레스 수치를 나타낸 그래프.
〈도면의 주요 부분에 대한 부호의 설명〉
10 : 기판
11 : 가드 링
12 : 퓨즈 박스
13 : 퓨즈

Claims (2)

  1. 기판의 퓨즈 박스 영역에 배치된 퓨즈;
    상기 퓨즈 박스 영역 주변에 형성되며 상기 퓨즈의 상층에 적층되는 다수의 금속막들;
    상기 퓨즈 및 상기 금속막들간을 분리하며 상기 퓨즈 박스 영역을 오픈하는 퓨즈 박스가 형성된 절연막을 포함하며,
    상기 금속막들 중 아래에서 두 번째에 위치하는 금속막은 상기 퓨즈 박스 내부로 일정 폭 돌출되고, 상기 퓨즈 박스의 오픈 범위가 돌출된 상기 금속막을 기준으로 그 위로는 일정하게 넓은 폭을 갖고 그 아래로는 돌출된 상기 금속막으로부터 아래로 갈수록 점차 감소되는 폭을 갖는 반도체 소자.
  2. 제 1항에 있어서,
    상기 금속막이 상기 퓨즈 박스 내부로 돌출되는 폭이 0.2 내지 1.0㎛의 범위인 반도체 소자.
KR1020080089129A 2008-09-10 2008-09-10 반도체 소자 KR20100030257A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080089129A KR20100030257A (ko) 2008-09-10 2008-09-10 반도체 소자

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080089129A KR20100030257A (ko) 2008-09-10 2008-09-10 반도체 소자

Publications (1)

Publication Number Publication Date
KR20100030257A true KR20100030257A (ko) 2010-03-18

Family

ID=42180237

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080089129A KR20100030257A (ko) 2008-09-10 2008-09-10 반도체 소자

Country Status (1)

Country Link
KR (1) KR20100030257A (ko)

Similar Documents

Publication Publication Date Title
US20110024872A1 (en) Fuse of semiconductor device and method of forming the same
US7829392B2 (en) Method for manufacturing fuse box having vertically formed protective film
KR20100030257A (ko) 반도체 소자
KR100728964B1 (ko) 반도체 소자의 퓨즈 및 그 형성방법
US20070264874A1 (en) Fuse structure of a semiconductor device and method of manufacturing the same
KR100570065B1 (ko) 반도체소자의 제조방법
KR100871389B1 (ko) 반도체 소자의 퓨즈 및 그의 형성방법
KR100762874B1 (ko) 반도체 소자의 퓨즈 형성방법
KR100979357B1 (ko) 반도체 소자 및 그 제조 방법
KR20050101024A (ko) 퓨즈 패턴을 갖는 반도체 장치
KR101052873B1 (ko) 반도체 소자의 퓨즈 박스 및 이를 이용한 리페어 방법
KR20070014818A (ko) 반도체 메모리 소자의 리페어 방법
KR101150554B1 (ko) 반도체 소자 및 그 제조 방법
KR20080027078A (ko) 반도체 소자의 퓨즈 박스 및 그의 형성방법
KR20070048404A (ko) 반도체 소자의 퓨즈
KR20100036013A (ko) 반도체 소자의 퓨즈 박스 및 그 형성방법
KR20070041111A (ko) 반도체 소자의 퓨즈 형성방법
KR20050101025A (ko) 반도체 장치의 퓨즈 패턴 형성 방법
KR100967020B1 (ko) 반도체 소자 및 그 형성 방법
KR20110065753A (ko) 반도체 소자의 제조 방법
KR101051178B1 (ko) 반도체 소자의 퓨즈 및 그의 형성 방법
KR20060075042A (ko) 반도체소자의 제조방법
KR20090088678A (ko) 퓨즈 및 그 제조 방법
KR100833588B1 (ko) 반도체 소자의 제조방법
KR20060074977A (ko) 반도체소자의 제조방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination