KR20050101025A - 반도체 장치의 퓨즈 패턴 형성 방법 - Google Patents

Abstract

반도체 장치의 퓨즈 패턴 형성 방법이 개시된다. 퓨즈 패턴이 형성될 영역이 구조물에 트렌치를 형성하고, 상기 트렌치의 측벽과 저면에 폴리 실리콘막을 연속적으로 형성하고, 그 상부에 절연막을 형성한다. 그리고, 상기 트렌치 내에 충분하게 매립되도록 상기 구조물 상에 퓨즈 패턴용 박막을 형성한 후, 패터닝을 통하여 퓨즈 패턴을 형성한다. 따라서, 크랙으로부터 충분한 저항력을 갖는 퓨즈 패턴을 만들 수 있다.

Description

반도체 장치의 퓨즈 패턴 형성 방법{method of forming a fuse pattern in a semiconductor device}

본 발명은 반도체 장치의 퓨즈 패턴 형성 방법에 관한 것으로서, 보다 상세하게는 반도체 장치의 제조에서 불량 셀(cell)을 리페어(repair)할 때 컷팅(cutting)시키는 퓨즈(fuse) 패턴을 형성하는 방법에 관한 것이다.

최근, 컴퓨터와 같은 정보 매체의 급속한 보급에 따라 반도체 장치도 비약적으로 발전하고 있다. 그 기능 면에 있어서, 반도체 장치는 고속으로 동작하는 동시에 대용량의 저장 능력을 가질 것이 요구된다. 이에 따라, 반도체 장치는 집적도, 신뢰도 및 응답 속도 등을 향상시키는 방향으로 제조 기술이 발전되고 있다.

반도체 장치는 주로 실리콘 재질의 기판 상에 설정된 회로 패턴을 반복적으로 형성하여 집적 회로를 갖는 셀들을 형성하는 패브리케이션(fabrication : FAB) 공정과, 상기 셀들이 형성된 기판을 칩(chip) 단위로 패키징(packaging)하는 어셈블리(assembly) 공정을 포함한다. 그리고, 상기 패브리케이션 공정과 어셈블리 공정 사이에는 상기 기판 상에 형성하는 셀들의 전기적 특성을 검사하기 위한 공정(electrical die sorting : EDS)을 수행한다.

상기 검사 공정은 기판 상에 형성한 셀들이 전기적으로 양호한 상태 또는 불량한 상태를 갖는 가를 판별하는 공정이다. 이는, 상기 검사 공정을 통하여 불량한 상태를 갖는 셀들을 상기 어셈블리 공정을 수행하기 이전에 제거함으로서, 상기 어셈블리 공정에서 소모되는 노력 및 비용을 절감하기 위함이다. 그리고, 상기 불량한 상태를 갖는 셀들을 조기에 발견하고, 이를 리페어를 통하여 재생하기 위함이다.

상기 검사 공정은, 구체적으로, 상기 셀들을 검사하여 불량 셀을 선별하고, 그 데이터를 발생시키는 프레-레이저 검사(pre-laser test), 상기 데이터에 근거하여 리페어가 가능한 셀들을 리페어하는 리페어 공정 및 상기 리페어한 셀들을 재검사하는 포스트-레이저 검사(post-laser test)의 순서로 구성된다.

상기 검사 공정 중에서 상기 리페어 공정은 상기 불량 셀에 연결된 퓨즈를 레이저 빔을 사용하여 컷팅하고, 칩 내에 내장된 리던던시 셀(redundancy cell)과 대체시키는 공정이다.

도 1은 종래의 방법에 따라 형성한 반도체 장치의 퓨즈 패턴을 나타내는 개략적인 단면도이다.

도 1을 참조하면, 반도체 기판(10)의 구조물(12)에 퓨즈 패턴(16)이 형성되어 있다. 그리고, 상기 퓨즈 패턴(16)이 형성되어 있는 영역을 정의하기 위한 퓨즈 박스를 형성하는 산화막(14)과 PIX막(15)이 형성되어 있다.

여기서, 상기 퓨즈 패턴(16)의 경우에는 외부적인 패키지 몰딩 공정의 수행에서 하중과 충격 그리고 습도 등에 민감하게 반응할 수 있다. 이는, 상기 퓨즈 패턴(16)이 주로 폴리 실리콘막으로 이루어지고, 그 상부에 산화막(14)만이 형성되어 있어 외부의 충격 또는 환경으로부터 상기 퓨즈 패턴(16)을 보호하기에는 다소 불안한 구조이기 때문이다. 따라서, 외부의 사소한 충격 또는 환경 변화가 발생할 경우 영역 A, B에서와 같이 크랙이 빈번하게 발생한다. 이와 같이, 상기 퓨즈 패턴(16)이 형성된 부위에 원하지 않는 크랙이 발생할 경우에는 그 신뢰도에 나쁜 영향을 끼친다.

따라서, 종래의 반도체 장치의 퓨즈는 그 구조적인 결함으로 인하여 퓨즈용 라인이 형성되어 있는 부위에 크랙이 발생함으로서 그 신뢰도가 저하되는 문제점이 있다.

본 발명의 목적은 외부의 물리적 환경에 견고한 반도체 장치의 퓨즈 패턴을 형성하는 방법을 제공하는데 있다.

상기 목적을 달성하기 위한 본 발명의 반도체 장치의 퓨즈 패턴 형성 방법은,

반도체 기판 상에 형성되고, 퓨즈 패턴이 형성될 영역이 구조물에 트렌치를 형성하는 단계;

상기 트렌치의 측벽과 저면에 폴리 실리콘막을 연속적으로 형성하는 단계;

상기 폴리 실리콘막의 표면 상에 절연막을 형성하는 단계; 및

상기 트렌치 내에 충분하게 매립되도록 상기 구조물 상에 퓨즈 패턴용 박막을 형성하는 단계;

상기 박막을 퓨즈 패턴이 되도록 패터닝하는 단계를 포함한다.

여기서, 상기 폴리 실리콘막과 상기 절연막 및 퓨즈 패턴용 박막 각각은 반도체 기판의 셀 영역의 커패시터의 하부 전극과 유전막 및 상부 전극 각각과 동일한 것이 바람직하다. 때문에, 커패시터를 형성하는 공정과 동일한 공정을 수행하여 형성할 수 있다.

상기 절연막은 MPS막, ONO막 또는 이들의 다층막인 것이 바람직하다. 이는, 상기 절연막이 커패시터의 유전막을 형성하는 공정과 동일한 공정을 수행함으로서 형성되기 때문이다.

상기 트렌치는 퓨즈 패턴 영역의 정의를 위하여 오픈하는 패턴의 모서리에 위치시키는 것이 바람직하고, 상기 퓨즈 패턴이 형성된 영역을 정의하는 퓨즈 박스를 형성하는 단계를 더 포함하는 것이 바람직하다.

이와 같이, 본 발명에서는 퓨즈 패턴의 하부 특히, 크랙이 많이 발생하는 부위에 상기 퓨즈 패턴의 보강을 위한 보강물을 형성한다. 그리고, 상기 보강물은 폴리 실리콘막과 절연막 및 퓨즈 패턴을 형성하기 위한 박막을 트렌치 내에 형성한 구조를 갖는다. 때문에, 외부 환경 등으로 인하여 발생하는 크랙에 대한 저항력을 확보할 수 있다. 아울러, 크랙이 발생하여 퓨즈 패턴에 영향을 끼치다라도 트렌치 내에도 퓨즈 패턴이 형성되어 있기 때문에 전기적 단락은 이루어지지 않는다.

때문에, 본 발명에 의하면 크랙으로부터 충분한 저항력을 갖는 퓨즈 패턴을 만들 수 있다.

(실시예)

이하, 본 발명의 바람직한 실시예를 첨부한 도면에 따라서 더욱 상세히 설명하기로 한다.

도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 반도체 장치의 퓨즈 패턴을 형성하는 방법을 나타내는 단면도들이다.

도 2a를 참조하면, 구조물(22)을 갖는 반도체 기판(20)을 마련한다. 이때, 상기 구조물(22)은 주로 커패시터를 형성하기 이전까지의 박막들 및 패턴들을 포함한다. 그리고, 상기 구조물(22)에 트렌치(21)를 형성한다. 이때, 상기 트렌치(21)는 후속 공정을 통하여 형성하는 퓨즈 패턴이 형성되어 있는 영역의 정의를 위한 퓨즈 박스의 모서리 부분에 위치하도록 형성한다.

이와 같이, 상기 트렌치(21)를 형성한 후, 상기 트렌치(21) 내의 측벽과 저면에 폴리 실리콘막(24)을 형성한다. 상기 폴리 실리콘막(24)은 적층과 패터닝에 의해 상기 트렌치(24) 내에만 형성한다. 여기서, 상기 폴리 실리콘막(24)의 적층과 패터닝은 셀 영역에서 커패시터의 하부 전극을 형성하기 위한 적층과 패터닝과 동일하게 이루어진다. 이어서, 상기 폴리 실리콘막(24)의 표면 상에 절연막(26)을 형성한다. 상기 절연막(26)은 적층과 패터닝에 의해 상기 트렌치(21) 내에만 형성한다. 여기서, 상기 절연막(26)의 적층과 패터닝은 셀 영역에서 커패시터의 유전막을 형성하기 위한 적층과 패터닝과 동일하게 이루어진다. 따라서, 상기 절연막(26)은 MPS막, ONO막 또는 이들의 다층막으로 이루어진다.

도 2b를 참조하면, 상기 트렌치(21) 내에 충분하게 매립되도록 상기 구조물 상에 퓨즈 패턴용 박막을 형성한 후, 패터닝을 실시하여 퓨즈 패턴(28)으로 형성한다. 이때, 상기 퓨즈 패턴용 박막의 적층과 퓨즈 패턴(28)을 형성하기 위한 패터닝은 셀 영역에서 커패시터의 상부 전극을 형성하기 위한 적층과 패터닝과 동일하게 이루어진다. 따라서, 상기 퓨즈 패턴(28)의 경우에도 주로 폴리 실리콘막으로 이루어진다.

본 실시예에서는 하부에 트렌치 구조물을 갖는 퓨즈 패턴(28)을 형성한다. 때문에, 퓨즈 박스를 형성하는 식각과 외부 환경의 영향으로 인하여 퓨즈 패턴(28)에 가해지는 스트레스를 다소 줄일 수 있다. 특히, 크랙이 발생하여도 상기 하부의 트렌치 구조물이 보강 역할을 하기 때문에 안정적이다. 심한 경우, 크랙으로 인하여 상기 퓨즈 패턴(28)이 다소 단락이 이루어져도 상기 트렌치(21) 내에도 퓨즈 패턴용 박막이 매립되어 있기 때문에 전기적으로 안정하다.

이와 같이, 상기 퓨즈 패턴(28)을 형성한 후, 도 2에서와 같이 상기 퓨즈 패턴(28)을 포함하는 결과물 상에 산화막(30)과 PIX막(32)을 형성한 후, 식각을 통하여 퓨즈 패턴(28)이 형성되어 있는 영역을 정의하는 퓨즈 박스를 형성한다.

본 발명에 의하면 크랙에 강한 퓨즈 패턴을 형성할 수 있다. 따라서, 크랙으로 인한 불량을 충분하게 줄일 수 있어 반도체 장치의 전기적 신뢰도를 확보할 수 있다.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

도 1은 종래의 방법에 따라 형성한 반도체 장치의 퓨즈 패턴을 나타내는 개략적인 단면도이다.

도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 반도체 장치의 퓨즈 패턴을 형성하는 방법을 나타내는 단면도들이다.

<도면의 주요부분에 대한 부호의 설명>

20 : 기판 22 : 구조물

24 : 폴리 실리콘막 26 : 절연막

28 : 퓨즈 패턴

Claims (5)

1. 반도체 기판 상에 형성되고, 퓨즈 패턴이 형성될 영역이 구조물에 트렌치를 형성하는 단계;

   상기 트렌치의 측벽과 저면에 폴리 실리콘막을 연속적으로 형성하는 단계;

   상기 폴리 실리콘막의 표면 상에 절연막을 형성하는 단계; 및

   상기 트렌치 내에 충분하게 매립되도록 상기 구조물 상에 퓨즈 패턴용 박막을 형성하는 단계; 및

   상기 박막을 퓨즈 패턴이 되도록 패터닝하는 단계를 포함하는 반도체 장치의 퓨즈 패턴 형성 방법.
2. 제1항에 있어서, 상기 폴리 실리콘막과 상기 절연막 및 퓨즈 패턴용 박막 각각은 반도체 기판의 셀 영역의 커패시터의 하부 전극과 유전막 및 상부 전극 각각과 동일한 것을 특징으로 하는 반도체 장치의 퓨즈 패턴 형성 방법.
3. 제1항에 있어서, 상기 절연막은 MPS막, ONO막 또는 이들의 다층막인 것을 특징으로 하는 반도체 장치의 퓨즈 패턴 형성 방법.
4. 제1항에 있어서, 상기 트렌치는 퓨즈 패턴 영역의 정의를 위하여 오픈하는 패턴의 모서리에 위치시키는 것을 특징으로 하는 반도체 장치의 퓨즈 패턴 형성 방법.
5. 제1항에 있어서, 상기 퓨즈 패턴이 형성된 영역을 정의하는 퓨즈 박스를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 퓨즈 패턴 형성 방법.