KR100339609B1 - 반도체 소자의 퓨즈 박스 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 21
- 239000000463 material Substances 0.000 claims description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 10
- 238000001514 detection method Methods 0.000 abstract description 2
- 230000007547 defect Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 239000002184 metal Substances 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 238000007664 blowing Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 235000012431 wafers Nutrition 0.000 description 1
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
- H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
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- Microelectronics & Electronic Packaging (AREA)
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Abstract
본 발명은 반도체 소자의 퓨즈 박스(Fuse Box)에 관한 것으로, 특히 제 1 셀 리페어용 다결정 실리콘 퓨즈(Fuse)와 제 2 셀 리페어용 다결정 실리콘 퓨즈가 서로 다른 레이어에 형성되어 퓨즈와 NRD(Normal Repair Detection) 라인이 같은 레이어에 연결되므로, 퓨즈에 사용되는 콘택을 없애고 다른 퓨즈에 영향을 주는 요인을 제거하므로 신뢰성 측면에서 마진(Margin)을 확보하여 레이저 퓨즈의 신뢰성을 증가시키므로 소자의 신뢰성 및 생산성을 향상시키는 특징이 있다.
Description
본 발명은 반도체 소자의 퓨즈 박스(Fuse Box)에 관한 것으로, 특히 퓨즈와 NRD(Normal Repair Detection) 라인(Line)이 같은 레이어에 연결되어 소자의 신뢰성 및 생산성을 향상시키는 반도체 소자의 퓨즈 박스에 관한 것이다.
미세 패턴(Pattern) 형성기술의 발달로 반도체 소자가 고집적화되어 부분적인 불량 발생의 비율이 증가되므로 제조된 칩에 불량이 전혀 없는 완전한 칩의 수율은 감소하게 되어 생산성이 떨어진다.상기 칩의 수율을 증가시키기 위해 칩내에 여분의 메모리 셀을 형성하여 제조 과정 중 불량이 발생된 셀과 교환하고 있다.
반도체 소자를 완성한 다음, 불량이 발생된 회로를 리페어(Repair) 시키기 위하여 퓨즈 박스를 오픈(Open)시킨 다음, 해당되는 퓨즈를 레이저(laser)를 이용하여 절단해주게 된다.
이러한 상황에서 레이저 퓨즈 블로잉(Blowing) 방법을 사용하는 리페어 방법은 퓨즈박스 위에 산화막을 제거, 레이저가 투과하여 퓨즈를 끊어줄 정도의 산화막 두께로 제어하여야 하는 식각상의 문제점이 있고, 로트(lot)별, 웨이퍼(wafer)별 발생할 수밖에 없는 퓨즈 박스 오픈전 산화막 두께 변화로 인한 퓨즈 박스 오픈을 위한 산화막 식각 공정 시 남아있는 산화막 두께 변화는 리페어 시 퓨즈 블로잉에 안정성을 떨어뜨리는 요인이 되고 있다.
종래의 반도체 소자의 퓨즈 박스는 도 1에서와 같이, 두 개의 셀(11)들이 일 방향으로 배열되어 위치하고, 상기 셀(11)들 내에 다결정 실리콘층으로 형성된 제 1 셀 리페어 시 사용되는 제 1 퓨즈(12)와 제 2 셀 리페어 시 사용되는 제 2 퓨즈(13)가 막대 구조로서 상기 일 방향과 수직하게 서로 교번으로 배열되어 위치한다.
그리고, 상기 셀(11) 사이에 제 1, 제 2 퓨즈(12,13)와 지그재그로 콘택(14)되어 연결되므로 리페어 여부를 전달하는 두 개의 NRD 금속 라인(15)이 막대 구조의 상기 일 방향과 수평으로 위치한다.여기서, 상기 제 1, 제 2 퓨즈(12,13)는 서로 같은 레이어(Layer)에서 형성되며, 상기 NRD 금속 라인(15)은 상기 제 1, 제 2 퓨즈(12,13) 상에 위치된다.
그러나 종래의 반도체 소자의 퓨즈 박스는 퓨즈 박스 1개로 X-DEC(Decoder) 양쪽의 특정 불량을 다 리페어하기 위해 양쪽의 퓨즈가 한 퓨즈 박스에 교번으로 배열되어 있으며 양쪽 NRD 라인(Line)에 연결되어 있으므로 리페어 시 바로 옆의 퓨즈에 연결되어 있는 콘택 혹은 대각선 옆의 콘택에 영향을 주어 마치 퓨즈가 커팅된 것처럼 되어 원하지 않는 어드레스(Address)가 리페어가 되는 경우가 발생되며 진행성 결함이어서 퓨즈 커팅 후 바로 발견되지 않고 패키지의 신뢰성 테스트에서 결함으로 발견되는 경우가 있어 소자의 신뢰성을 저하시키는 문제점이 있었다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 제 1 셀 리페어용 다결정 실리콘 퓨즈와 제 2 셀 리페어용 다결정 실리콘 퓨즈가 서로 다른 레이어에 형성되어 콘택 필요 없이 퓨즈와 NRD 라인이 같은 레이어에 연결되므로 소자의 신뢰성을 향상시키는 반도체 소자의 퓨즈 박스를 제공하는데 그 목적이 있다.
도 1은 종래의 반도체 소자의 퓨즈 박스를 나타낸 레이아웃도.
도 2는 본 발명의 제 1 실시 예에 따른 반도체 소자의 퓨즈 박스를 나타낸 레이아웃도.
도 3은 본 발명의 제 2 실시 예에 따른 반도체 소자의 퓨즈 박스를 나타낸 레이아웃도.
<도면의 주요부분에 대한 부호의 설명>
11, 31: 셀 12, 32, 41: 제 1 퓨즈
13, 33, 42: 제 2 퓨즈 15: NRD 금속 라인34, 43: 제 1 NRD 라인 35, 44: 제 2 NRD 라인
본 발명의 반도체 소자의 퓨즈 박스는 일 방향으로 배열되어 위치하는 제 1, 제 2 셀, 상기 일 방향과 수직하게 서로 교번으로 배열되되, 서로 다른 레이어에 형성되는 제 1 셀 리페어용 퓨즈와 제 2 셀 리페어용 퓨즈 및 상기 제 1, 제 2 셀 사이에 상기 일 방향과 수평으로 위치하되, 상기 제 1 셀 리페어용 퓨즈 및 제 2 셀 리페어용 퓨즈와 같은 구성 물질로 형성되며 상기 제 1 셀 리페어용 퓨즈 및 제 2 셀 리페어용 퓨즈와 각각 같은 레이어에 연결되어 리페어 여부를 전달하는 제 1 셀 리페어용 NRD 라인과 제 2 셀 리페어용 NRD 라인을 포함하여 구성됨을 특징으로 한다.
상기와 같은 본 발명에 따른 반도체 소자의 퓨즈 박스의 바람직한 실시 예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 2는 본 발명의 제 1 실시 예에 따른 반도체 소자의 퓨즈 박스를 나타낸 레이아웃도이고, 도 3은 본 발명의 제 2 실시 예에 따른 반도체 소자의 퓨즈 박스를 나타낸 레이아웃도이다.
본 발명의 제 1 실시 예에 따른 반도체 소자의 퓨즈 박스는 도 2에서와 같이, 두 개의 셀(31)들이 일 방향으로 배열되어 위치하고, 상기 셀(31)들 내에 다결정 실리콘층으로 형성된 제 1 셀(31) 리페어 시 사용되는 제 1 퓨즈(32)와 제 2 셀(31) 리페어 시 사용되는 제 2 퓨즈(33)가 막대 구조로서 상기 일 방향과 수직하게 서로 교번으로 배열되어 위치한다.
그리고, 상기 셀(31) 사이에 상기 제 1, 제 2 퓨즈(32,33)의 다결정 실리콘층으로 형성되어 상기 제 1, 제 2 퓨즈(32,33)와 각각 같은 레이어에 연결된 제 1, 제 2 NRD 라인(34,35)이 막대 구조로서 상기 일 방향과 수평으로 위치한다.여기서, 상기 제 1, 제 2 퓨즈(32,33)는 서로 다른 레이어에 형성되며, 상기 제 1, 제 2 NRD 라인(34,35)은 각각 상기 제 1, 제 2 퓨즈(12,13)와 서로 같은 레이어에 형성된다.
본 발명의 제 2 실시 예에 따른 반도체 소자의 퓨즈 박스는 도 3에서와 같이, 두 개의 셀(31)들이 일 방향으로 배열되어 위치하고, 상기 셀(31)들 내에 일측과 타측으로 각각 구분되며 다결정 실리콘층으로 형성된 제 1 셀(31) 리페어 시 사용되는 제 1 퓨즈(41)와 제 2 셀(31) 리페어 시 사용되는 제 2 퓨즈(42)가 막대 구조로서 상기 일 방향과 수직하게 배열되어 위치한다.
그리고, 상기 셀(31) 사이에 상기 제 1, 제 2 퓨즈(41,42)의 다결정 실리콘층으로 형성되어 상기 제 1, 제 2 퓨즈(41,42)와 각각 같은 레이어 연결된 제 1, 제 2 NRD 라인(43,44)이 막대 구조로서 상기 일 방향과 수평으로 위치한다.여기서, 상기 제 1, 제 2 퓨즈(41,42)는 서로 다른 레이어에 형성되며, 상기 제 1, 제 2 NRD 라인(43,44)은 각각 상기 제 1, 제 2 퓨즈(41,42)와 서로 같은 레이어에 형성된다.
본 발명의 반도체 소자의 퓨즈 박스는 제 1 셀 리페어용 다결정 실리콘 퓨즈(Fuse)와 제 2 셀 리페어용 다결정 실리콘 퓨즈가 서로 다른 레이어에 형성되어 퓨즈와 NRD 라인이 같은 레이어에 연결되므로, 퓨즈에 사용되는 콘택을 없애고 다른 퓨즈에 영향을 주는 요인을 제거하므로 신뢰성 측면에서 마진(Margin)을 확보하여 레이저 퓨즈의 신뢰성을 증가시키므로 소자의 신뢰성 및 생산성을 향상시키는 효과가 있다.
Claims (2)
- 일 방향으로 배열되어 위치하는 제 1, 제 2 셀;상기 일 방향과 수직하게 서로 교번으로 배열되되, 서로 다른 레이어에 형성되는 제 1 셀 리페어용 퓨즈와 제 2 셀 리페어용 퓨즈;상기 제 1, 제 2 셀 사이에 상기 일 방향과 수평으로 위치하되, 상기 제 1 셀 리페어용 퓨즈 및 제 2 셀 리페어용 퓨즈와 같은 구성 물질로 형성되며 상기 제 1 셀 리페어용 퓨즈 및 제 2 셀 리페어용 퓨즈와 각각 같은 레이어에 연결되어 리페어 여부를 전달하는 제 1 셀 리페어용 NRD 라인과 제 2 셀 리페어용 NRD 라인을 포함하여 구성됨을 특징으로 하는 반도체 소자의 퓨즈 박스.
- 일 방향으로 배열되어 위치하는 제 1, 제 2 셀;상기 일 방향과 수직하게 각각 일측과 타측으로 구분되어 배열되되, 서로 다른 레이어에 형성되는 막대 구조의 제 1 셀 리페어용 퓨즈와 제 2 셀 리페어용 퓨즈;상기 제 1, 제 2 셀 사이에 상기 일 방향과 수평으로 위치하되, 상기 제 1 셀 리페어용 퓨즈 및 제 2 셀 리페어용 퓨즈와 같은 구성 물질로 형성되며 상기 제 1 셀 리페어용 퓨즈 및 제 2 셀 리페어용 퓨즈와 각각 같은 레이어에 연결되어 리페어 여부를 전달하는 제 1 셀 리페어용 NRD 라인과 제 2 셀 리페어용 NRD 라인을 포함하여 구성됨을 특징으로 하는 반도체 소자의 퓨즈 박스.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990063517A KR100339609B1 (ko) | 1999-12-28 | 1999-12-28 | 반도체 소자의 퓨즈 박스 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990063517A KR100339609B1 (ko) | 1999-12-28 | 1999-12-28 | 반도체 소자의 퓨즈 박스 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010061039A KR20010061039A (ko) | 2001-07-07 |
| KR100339609B1 true KR100339609B1 (ko) | 2002-06-05 |
Family
ID=19630845
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990063517A KR100339609B1 (ko) | 1999-12-28 | 1999-12-28 | 반도체 소자의 퓨즈 박스 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100339609B1 (ko) |
-
1999
- 1999-12-28 KR KR1019990063517A patent/KR100339609B1/ko not_active IP Right Cessation
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|---|---|
| KR20010061039A (ko) | 2001-07-07 |
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