KR20100045219A - 반도체 소자의 퓨즈 및 그 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 퓨즈 및 그 형성 방법에 관한 것으로, 퓨즈 패턴 하부의 배리어 메탈층이 노출되지 않도록 함으로써, 후속 공정 시 배리어 메탈층이 산화되는 것을 방지하는 기술을 개시한다.
Description
본 발명은 반도체 소자의 퓨즈 및 그 형성 방법에 관한 것으로, 퓨즈 전체를 오픈시키는 베어 퓨즈 형성 방법에 관한 것이다.
일반적으로 반도체 장치, 특히 메모리 장치의 제조 시 수많은 미세 셀 중에서 한 개라도 결함이 있으면 메모리로서의 기능을 수행하지 못하므로 불량품으로 처리된다.
그러나, 메모리 내의 일부 셀에만 결함이 발생하였는데도 불구하고 장치 전체를 불량품으로 폐기하는 것은 수율(Yield) 측면에서 비효율적인 처리 방법이다.
따라서, 현재는 메모리 장치 내에 미리 설치해둔 예비 셀(Redundancy cell)을 이용하여 결함이 발생한 결함 셀을 대체함으로써, 전체 메모리를 되살려 주는 방식으로 수율 향상을 이루고 있다.
예비 셀을 이용한 리페어 방법은 통상 일정 셀 어레이마다 노멀 워드라인을 치환하기 위한 예비 워드라인과 노멀 비트라인을 치환하기 위한 예비 비트라인을 구비하고, 특정 셀에 결함이 발생 시 셀을 포함하는 노멀 워드라인 또는 노멀 비트 라인을 예비 워드라인 또는 예비 비트라인으로 치환해 주는 방식이다.
이를 위해 메모리 장치에는 웨이퍼 가공 완료 후 테스트를 통해 결함 셀이 발견되면 결함 셀에 해당하는 어드레스를 예비 셀의 어드레스로 바꾸어 주기 위한 회로가 구비되어 있다.
따라서, 실제 사용시에 결함 셀에 해당하는 어드레스 신호가 입력되면 결함 셀에 대응하여 대체된 예비 셀의 데이터가 액세스 되는 것이다.
전술한 리페어 방법으로 가장 널리 사용되는 방법이 레이저 빔으로 퓨즈를 태워 블로윙(Blowing) 시킴으로써 어드레스의 경로를 치환하는 것이다.
따라서, 통상적인 메모리 장치는 레이저를 퓨즈에 조사하여 블로윙 시킴으로써 어드레스 경로를 치환시킬 수 있는 퓨즈부를 구비하고 있다. 여기서, 레이저의 조사에 의해 끊어지는 배선을 퓨즈라 하고, 퓨즈와 그 주위를 둘러싸는 영역을 퓨즈 박스라 한다.
종래에는 퓨즈 상부에 산화막을 일부 잔류시킨 상태에서 블로윙 공정을 수행하였다. 그러나, 상기 잔류되는 산화막의 두께가 균일하게 형성되지 않아 퓨즈의 블로윙이 정상적으로 이루어지지 않음으로써 소자의 수율이 감소하는 문제가 발생하고 있다. 특히, 메탈 퓨즈를 도입한 이후로는 그러한 문제가 더욱 심각해져 소자의 수율 감소가 허용 범위 이상으로 증가하고 있다.
그러한 문제를 해결하기 위한 방법으로 종래에는 퓨즈 상부에 산화막이 존재하지 않는 베어 퓨즈(Bare Fuse)가 제안되었다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 베어 퓨즈 형성 방법을 도시한 것이다.
도 1a를 참조하면, 하부구조가 구비된 반도체 기판(100) 상부에 제 1 절연막(105)을 형성한다.
다음에, 제 1 절연막(105) 상부에 제 1 배리어 메탈층(110), 금속층(1115) 및 제 2 배리어 메탈층(120)을 순차적으로 형성한다.
여기서, 제 1 배리어 메탈층(110) 및 제 2 배리어 메탈층(120)은 티타늄 및 티타늄 질화막으로 이루어진 일군으로부터 선택된 어느 하나 이상으로 형성되고, 금속층(109)은 알루미늄으로 형성된다.
그 다음, 제 2 배리어 메탈층(120), 금속층(115) 및 제 1 배리어 메탈층(110)을 패터닝하여 퓨즈 패턴(125)을 형성한다.
그리고, 퓨즈 패턴(125) 및 제 1 절연막(105) 표면에 산화막(미도시)을 형성한 후 퓨즈 패턴(125) 및 제 1 절연막(105) 상부에 제 2 절연막(140)을 형성한다.
다음에, 제 2 절연막(170) 상부에 패시베이션층(145)을 형성한다. 여기서, 패시베이션층(145)은 산화막 및 질화막으로 이루어진 일군으로부터 선택된 어느 하나 이상으로 형성되는 것이 바람직하다.
그 다음, 패시베이션층(145) 상부에 리페어 마스크(Repair Mask)를 이용한 노광 및 현상 공정을 수행하여 감광막 패턴(150)을 형성한다.
도 1b를 참조하면, 감광막 패턴(150)을 식각 마스크로 패시베이션층(145) 및 제 2 절연막(140)을 식각하여 퓨즈 패턴(125)이 노출되는 퓨즈 오픈 영역(160)을 형성한다.
도 1c를 참조하면, 퓨즈 패턴(125) 상부를 더 식각하여 그 두께가 얇아지도록 한다. 이때, 제 2 배리어 메탈층(120)은 완전히 제거되며, 금속층(115) 상부도 일부 식각된다. 이는, 퓨즈 패턴(125)의 두께가 너무 두꺼우면 블로윙이 정상적으로 이루어지지 않아 퓨즈로 사용하기에 적합하지 않으므로 퓨즈 패턴(125)의 상부를 식각하여 그 두께를 얇게 하는 것이다.
그런데 이러한 베어 퓨즈 형성 방법을 이용하는 경우, 퓨즈 패턴(125) 양측의 제 1 절연막(105)도 일부 식각되어, 'A'와 같이 퓨즈 패턴(125) 하부에 형성된 제 1 배리어 메탈층(110)이 완전히 오픈된다. 이처럼 노출된 제 1 배리어 메탈층(110)은 후속 공정 시 제 1 배리어 메탈층(110)이 산화되어 티타늄 질화막의 물성이 변하고, 이에 따라 제 1 배리어 메탈층(110)과 그 상부의 금속층(115)의 저항이 높아지게 된다. 이와 같이 저항이 높아지게 되면 신뢰성 테스트 시 컷팅되지 않은 퓨즈가 컷팅된 것으로 인식되는 문제점이 발생한다. 또한, 노출된 제 1 배리어 메탈층(110)이 산화되면서 그 부피가 팽창되어 제 1 배리어 메탈층(110) 상부의 금속층(115)이 들뜨는 현상이 발생하게 된다.
본 발명은 퓨즈 패턴 하부의 배리어 메탈층이 노출되지 않도록 함으로써 배리어 메탈층의 산화를 방지하고자 한다.
본 발명에 따른 반도체 퓨즈 형성 방법은
제 1 절연막 상부에 퓨즈 패턴을 형성하는 단계와, 상기 퓨즈 패턴 측벽에 보호막을 형성하는 단계와, 상기 보호막이 형성된 상기 퓨즈 패턴 및 상기 제 1 절연막 상부에 제 2 절연막을 형성하는 단계와, 상기 보호막을 식각 배리어로 상기 제 2 절연막 및 상기 제 1 절연막을 선택식각하여 퓨즈 오픈 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 제 1 절연막 및 상기 퓨즈 패턴 표면에 절연막을 더 포함하며, 상기 제 1 절연막 및 상기 제 2 절연막은 산화막을 포함하며, 상기 퓨즈 패턴을 형성하는 단계는 배리어 메탈층 및 금속층을 형성하는 공정과, 상기 금속층 및 배리어 메탈층을 패터닝하는 공정을 포함하며, 상기 배리어 메탈층은 티타늄(Ti)막 및 티타늄 질화막(TiN)으로 이루어진 일군으로부터 선택된 어느 하나 이상을 포함하며, 상기 금속층은 알루미늄을 포함한다.
그리고, 상기 보호막을 형성하는 단계는 상기 제 1 절연막 및 상기 퓨즈 패턴 전면에 형성하는 공정과, 전면 식각하는 공정을 포함하며, 상기 보호막은 질화막으로 형성다.
그리고, 상기 제 2 절연막 상부에 패시베이션층을 더 포함하며, 상기 패시베이션층은 산화막 및 질화막으로 이루어진 일군으로부터 선택된 어느 하나 이상이며, 상기 퓨즈 패턴 상부를 더 식각하는 단계를 더 포함한다.
또한, 본 발명에 따른 반도체 소자의 퓨즈는
배리어 메탈층 및 금속층을 구비한 퓨즈 패턴과, 상기 퓨즈 패턴 측벽에 구비된 보호막을 포함하는 것을 특징으로 한다.
그리고, 상기 보호막은 질화막을 포함하는 것을 특징으로 한다.
본 발명에 따른 반도체 소자의 퓨즈 및 그 형성 방법은 퓨즈 패턴 하부의 배리어 메탈층이 노출되지 않도록 함으로써, 후속 공정 시 배리어 메탈층이 산화되는 것을 방지하여 소자의 신뢰성 및 수율을 향상시키는 효과가 있다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 2는 본 발명에 따른 베어 퓨즈의 구성을 보여주는 단면도이다.
본 발명의 베어 퓨즈는 반도체 기판(200) 상부에 제 1 절연막(205)이 형성되고, 제 1 절연막(205) 상부에 퓨즈 패턴(225)이 형성된다. 그리고, 퓨즈 패턴(225) 측벽에 산화막(230) 및 보호막(235)이 형성된다. 보호막(235)은 질화막으로 형성되는 것이 바람직하다.
여기서, 퓨즈 패턴(225)은 제 1 배리어 메탈층(210), 금속층(215) 및 제 2 배리어 메탈층(미도시)으로 형성된다. 제 1 배리어 메탈층(210) 및 제 2 배리어 메탈층(미도시)은 티타늄 및 티타늄 질화막으로 형성되며, 금속층(215)은 알루미늄층으로 형성된다. 여기서, 제 2 배리어 메탈층(미도시) 및 금속층(215) 상부는 퓨즈 패턴(225)의 두께를 얇게하여 블로윙이 정상적으로 이루어지도록 하기 위해 식각되었다.
그리고, 퓨즈 패턴(225) 상부에 퓨즈 오픈 영역(255)을 정의하는 제 2 절연막(240), 패시베이션층(245) 및 감광막 패턴(250)이 형성된다. 퓨즈 오픈 영역(255)은 퓨즈 패턴(225)을 완전히 오픈시키는 형태로 형성된다.
이때, 제 1 배리어 메탈층(210)은 산화막(230) 및 보호막(235)에 의해 외부로 노출되지 않는다. 따라서, 후속 공정 시 제 1 배리어 메탈층(210)이 산화되는 것을 방지하여 소자의 신뢰성을 향상시킬 수 있다.
도 3a 내지 도 3e는 본 발명에 따른 반도체 소자의 퓨즈 형성 방법을 도시한 단면도이다.
도 3a를 참조하면, 하부구조가 구비된 반도체 기판(200) 상부에 제 1 절연막(205)을 형성한다.
다음에, 제 1 절연막(205) 상부에 제 1 배리어 메탈층(210), 금속층(215) 및 제 2 배리어 메탈층(220)을 순차적으로 형성한다.
여기서, 예컨대 제 1 배리어 메탈층(210) 및 제 2 배리어 메탈층(220)은 티타늄(Ti)막 및 티타늄 질화막(TiN)으로 이루어진 일군으로부터 선택된 어느 하나로 형성되고, 금속층(215)은 알루미늄(Al)으로 형성될 수 있다.
그리고, 제 2 배리어 메탈층(220), 금속층(215) 및 제 1 배리어 메탈층(210)을 패터닝하여 퓨즈 패턴(225)을 형성한다. 여기서, 퓨즈 패턴(225)의 두께는 6000 ~ 8000Å 범위로 형성되는 것이 바람직하다.
다음에, 퓨즈 패턴(225) 및 제 1 절연막(205) 표면에 산화막(230) 및 보호막(235)을 순차적으로 형성한다. 여기서, 산화막(230)은 공정 진행 중에 자연적으로 형성되는 자연 산화막이거나, 증착 공정을 진행하여 형성되는 산화막일 수 있다. 그리고, 보호막(235)은 질화막으로 형성된다.
그 다음, 보호막(235) 상부에 제 2 절연막(240)을 형성한다. 여기서, 제 2 절연막(240)은 산화막으로 형성되는 것이 바람직하다. 이러한 제 2 절연막(240) 형성 시, 먼저 보호막(235)에 대해 전면 식각을 진행하여 퓨즈 패턴(225) 측벽에만 보호막(235)이 남겨지도록 한 후 제 2 절연막(240) 형성 공정을 진행하여도 된다.
다음에, 제 2 절연막(240) 상부에 패시베이션층(245)을 형성한다. 여기서, 패시베이션층(245)은 질화막 또는 산화막으로 형성되거나, 질화막과 산화막이 적층된 구조로 형성될 수 있다.
그 다음, 퓨즈 오픈 영역을 정의하는 리페어 마스크(Repair Mask)를 이용하여 패시베이션층(245) 상부에 감광막 패턴(250)을 형성한다.
도 3b를 참조하면, 감광막 패턴(250)을 식각 마스크로 패시베이션층(245) 및 제 2 절연막(240)을 식각하여 퓨즈 오픈 영역(255)을 형성한다.
이때, 퓨즈 오픈 영역(255) 형성 시 퓨즈 패턴(225)을 덮고 있는 보호막(235)이 식각 정지막 역할을 하므로, 보호막(235)이 노출되면서 식각이 정지된 다.
도 3c를 참조하면, 도 3b에서 노출된 보호막(235)에 대해 전면 식각 공정을 진행하여 산화막(230) 상부의 보호막(235)을 제거한다. 보호막(235)이 제거되면서 퓨즈 패턴(225) 상부 및 퓨즈 패턴(225) 양측 저부의 산화막(230)이 노출된다. 이때, 전면 식각 공정을 진행하였으로, 퓨즈 패턴(225) 측벽에 형성된 보호막(235)은 제거되지 않고 남겨진다.
도 3d 및 도 3e를 참조하면, 도 3c의 결과물에 대해 전면 식각 공정을 진행하여 도 3c에서 노출된 산화막(230) 및 제 1 절연막(205)을 일부를 식각한다. 이때, 퓨즈 패턴(225) 측벽의 산화막(230) 및 보호막(235)은 식각되지 않고 남겨지게 된다. 즉, 'B'와 같이 퓨즈 패턴(225) 측벽에 형성된 산화막(230) 및 보호막(235)에 의해 제 1 배리어 메탈층(210)이 노출되지 않게 된다.
따라서, 'B'와 같이 퓨즈 패턴(225) 하부의 제 1 배리어 메탈층(210)이 노출되지 않게 되므로, 후속 공정 진행 시 노출된 배리어 메탈층이 산화되는 문제를 방지할 수 있다.
다음에, 퓨즈 패턴(225) 상부를 더 식각하여 그 두께가 얇아지도록 한다. 이때, 제 2 배리어 메탈층(220)은 완전히 제거되며, 금속층(215) 상부도 일부 식각된다. 이는, 퓨즈 패턴(225)의 두께가 너무 두꺼우면 블로윙이 정상적으로 이루어지지 않아 퓨즈로 사용하기에 적합하지 않으므로 퓨즈 패턴(225)의 상부를 식각하여 그 두께를 얇게 하는 것이다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라 면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 퓨즈 형성 방법을 도시한 단면도들.
도 2는 본 발명에 따른 반도체 소자의 퓨즈를 도시한 단면도.
도 3a 내지 도 3e는 본 발명에 따른 반도체 소자의 퓨즈 형성 방법을 도시한 단면도들.
< 도면의 주요 부분에 대한 부호 설명 >
200 : 반도체 기판 205 : 제 1 절연막
210 : 제 1 배리어 메탈층 215 : 금속층
220 : 제 2 배리어 메탈층 230 : 산화막
235 : 보호막 240 : 제 2 절연막
245 : 패시베이션층 250 : 감광막 패턴
255 : 퓨즈 오픈 영역
Claims (13)
- 제 1 절연막 상부에 퓨즈 패턴을 형성하는 단계;상기 퓨즈 패턴 측벽에 보호막을 형성하는 단계;상기 보호막이 형성된 상기 퓨즈 패턴 및 상기 제 1 절연막 상부에 제 2 절연막을 형성하는 단계; 및상기 보호막을 식각 배리어로 상기 제 2 절연막 및 상기 제 1 절연막을 선택식각하여 퓨즈 오픈 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
- 제 1 항에 있어서,상기 제 1 절연막 및 상기 퓨즈 패턴 표면에 절연막을 더 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
- 제 1 항에 있어서,상기 제 1 절연막 및 상기 제 2 절연막은 산화막을 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
- 제 1 항에 있어서, 상기 퓨즈 패턴을 형성하는 단계는상기 제 1 절연막 상부에 배리어 메탈층 및 금속층을 형성하는 공정과,상기 금속층 및 배리어 메탈층을 패터닝하는 공정을 포함하는 반도체 소자의 퓨즈 형성 방법.
- 제 4 항에 있어서,상기 배리어 메탈층은 티타늄(Ti)막 및 티타늄 질화막(TiN)으로 이루어진 일군으로부터 선택된 어느 하나 이상을 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
- 제 4 항에 있어서,상기 금속층은 알루미늄을 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
- 제 1 항에 있어서,상기 보호막을 형성하는 단계는상기 제 1 절연막 및 상기 퓨즈 패턴 전면에 형성하는 공정과,전면 식각하는 공정을 포함하는 반도체 소자의 퓨즈 형성 방법.
- 제 1 항에 있어서,상기 보호막은 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
- 제 1 항에 있어서,상기 제 2 절연막 상부에 패시베이션층을 더 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
- 제 9 항에 있어서,상기 패시베이션층은 산화막 및 질화막으로 이루어진 일군으로부터 선택된 어느 하나 이상인 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
- 제 1 항에 있어서,상기 퓨즈 패턴 상부를 더 식각하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
- 배리어 메탈층 및 금속층을 구비한 퓨즈 패턴; 및상기 퓨즈 패턴 측벽에 구비된 보호막을 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈.
- 제 12 항에 있어서,상기 보호막은 질화막을 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈.
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