KR20100011556A - 반도체 소자의 퓨즈 형성 방법 - Google Patents
반도체 소자의 퓨즈 형성 방법 Download PDFInfo
- Publication number
- KR20100011556A KR20100011556A KR1020080072821A KR20080072821A KR20100011556A KR 20100011556 A KR20100011556 A KR 20100011556A KR 1020080072821 A KR1020080072821 A KR 1020080072821A KR 20080072821 A KR20080072821 A KR 20080072821A KR 20100011556 A KR20100011556 A KR 20100011556A
- Authority
- KR
- South Korea
- Prior art keywords
- fuse
- pattern
- film
- layer
- insulating layer
- Prior art date
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
- H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
- H01L23/5258—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive the change of state resulting from the use of an external beam, e.g. laser beam or ion beam
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
본 발명은 반도체 소자의 퓨즈 형성 방법에 관한 것으로, 퓨즈 패턴 하부의 티타늄 질화막이 노출되지 않도록 함으로써, 티타늄 질화막의 산화를 방지할 수 있다. 또한, 퓨즈 패턴과 인접한 퓨즈 패턴 사이에 보호막 패턴이 형성됨으로써, 퓨즈 블로윙 공정 시 컷팅하고자 하는 퓨즈 이외의 퓨즈가 어택되는 현상 및 브릿지 현상을 방지하여 소자의 신뢰성 및 수율을 향상시키는 기술을 개시한다.
Description
본 발명은 반도체 소자의 퓨즈 형성 방법에 관한 것으로, 퓨즈 전체를 오픈시키는 베어 퓨즈 형성 방법에 관한 것이다.
일반적으로 반도체 장치, 특히 메모리 장치의 제조 시 수많은 미세 셀 중에서 한 개라도 결함이 있으면 메모리로서의 기능을 수행하지 못하므로 불량품으로 처리된다.
그러나, 메모리 내의 일부 셀에만 결함이 발생하였는데도 불구하고 장치 전체를 불량품으로 폐기하는 것은 수율(Yield) 측면에서 비효율적인 처리 방법이다.
따라서, 현재는 메모리 장치 내에 미리 설치해둔 예비 셀(Redundancy cell)을 이용하여 결함이 발생한 결함 셀을 대체함으로써, 전체 메모리를 되살려 주는 방식으로 수율 향상을 이루고 있다.
예비 셀을 이용한 리페어 방법은 통상 일정 셀 어레이마다 노멀 워드라인을 치환하기 위한 예비 워드라인과 노멀 비트라인을 치환하기 위한 예비 비트라인을 구비하고, 특정 셀에 결함이 발생 시 셀을 포함하는 노멀 워드라인 또는 노멀 비트 라인을 예비 워드라인 또는 예비 비트라인으로 치환해 주는 방식이다.
이를 위해 메모리 장치에는 웨이퍼 가공 완료 후 테스트를 통해 결함 셀이 발견되면 결함 셀에 해당하는 어드레스를 예비 셀의 어드레스로 바꾸어 주기 위한 회로가 구비되어 있다.
따라서, 실제 사용시에 결함 셀에 해당하는 어드레스 신호가 입력되면 결함 셀에 대응하여 대체된 예비 셀의 데이터가 액세스 되는 것이다.
전술한 리페어 방법으로 가장 널리 사용되는 방법이 레이저 빔으로 퓨즈를 태워 블로윙(Blowing) 시킴으로써 어드레스의 경로를 치환하는 것이다.
따라서, 통상적인 메모리 장치는 레이저를 퓨즈에 조사하여 블로윙 시킴으로써 어드레스 경로를 치환시킬 수 있는 퓨즈부를 구비하고 있다. 여기서, 레이저의 조사에 의해 끊어지는 배선을 퓨즈라 하고, 퓨즈와 그 주위를 둘러싸는 영역을 퓨즈 박스라 한다.
종래에는 퓨즈 상부에 산화막을 일부 잔류시킨 상태에서 블로윙 공정을 수행하고 있다, 그러나, 상기 잔류되는 산화막의 두께가 균일하게 형성되지 않아 퓨즈의 블로윙이 정상적으로 이루어지지 않음으로써 소자의 수율이 감소하는 문제가 발생하고 있다. 특히, 메탈 퓨즈를 도입한 이후로는 그러한 문제가 더욱 심각해져소자의 수율 감소가 허용 범위 이상으로 증가하고 있다.
그러한 문제를 해결하기 위한 방법으로 종래에는 퓨즈 상부에 산화막이 존재하지 않는 베어 퓨즈(Bare Fuse)가 제안되었다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 베어 퓨즈 형성 방법을 도시한 것이다.
도 1a를 참조하면, 하부구조가 구비된 반도체 기판(100) 상부에 제 1 절연막(105)을 형성한다.
다음에, 제 1 절연막(105) 상부에 배리어 메탈층(107), 금속층(109) 및 반사방지막(110)을 순차적으로 형성한다.
여기서, 배리어 메탈층(107)은 티타늄 및 티타늄 질화막의 적층구조로 형성되고, 금속층(109)은 알루미늄으로 형성되며, 반사방지막(110)은 실리콘 산화질화막으로 형성된다.
그리고, 반사 방지막(110), 금속층(109) 및 배리어 메탈층(107)을 패터닝하여 복수 개의 퓨즈 패턴(115)을 형성한다.
도 1b를 참조하면, 퓨즈 패턴(115) 및 제 1 절연막(105) 상부에 제 2 절연막(120)을 형성한다.
다음에, 제 2 절연막(120) 상부에 패시베이션층(130)을 형성한다. 여기서, 패시베이션층(130)은 산화막 및 질화막의 적층 구조로 형성되는 것이 바람직하다.
도 1c를 참조하면, 리페어 마스크를 이용하여 패시베이션층(130) 및 제 2 절연막(120)을 식각하여 퓨즈 패턴(115)이 노출되는 퓨즈 오픈 영역(140)을 형성한다.
이때, 제 1 절연막(105)도 일부 식각되어, 'A'와 같이 퓨즈 패턴(115) 하부에 형성된 배리어 메탈층(107)이 완전히 오픈된다. 이처럼 노출된 배리어 메탈층(107)은 후속 공정이 진행되면서 고온 다습한 환경에서 산화되어 고저항성 페일을 유발하게 된다.
본 발명은 퓨즈 패턴 하부의 티타늄 질화막이 노출되지 않도록 함으로써 티타늄 질화막의 산화를 방지하고자 한다. 또한, 인접한 퓨즈 패턴 사이에 보호막 패턴을 형성하여, 퓨즈 블로윙 공정 시 컷팅하고자 하는 퓨즈 이외의 퓨즈가 어택되는 현상 및 브릿지 현상을 방지하고자 한다.
본 발명에 따른 반도체 소자의 제조 방법은
제 1 절연막 상부에 복수 개의 퓨즈 패턴을 형성하는 단계와, 상기 퓨즈 패턴 및 상기 제 1 절연막 상부에 제 2 절연막을 형성하는 단계와, 상기 퓨즈 패턴의 상부가 노출될때까지 상기 제 2 절연막을 식각하는 단계와, 상기 퓨즈 패턴 및 상기 제 2 절연막 상부에 보호막을 형성하는 단계와, 상기 보호막을 선택 식각하여 상기 퓨즈 패턴 및 상기 퓨즈 패턴 양측의 상기 제 2 절연막 일부를 오픈시키는 보호막 패턴을 형성하는 단계와, 상기 보호막 패턴을 식각 마스크로 상기 오픈된 퓨즈 패턴 상부를 식각하는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 퓨즈 패턴은 배리어 메탈층 및 금속층을 포함하며, 상기 배리어 메탈층은 티타늄(Ti)막 및 티타늄 질화막(TiN)으로 이루어진 일군으로부터 선택된 어느 하나이고, 상기 금속층은 알루미늄을 포함한다.
또한, 상기 퓨즈 패턴은 반사방지막을 더 포함하며, 상기 반사방지막은 실리콘 산화질화막을 포함한다.
그리고, 상기 제 2 절연막은 산화막을 포함하고, 상기 제 2 절연막은 패시베이션층을 더 포함하며, 상기 패시베이션층은 산화막 및 질화막으로 이루어진 일군으로부터 선택된 어느 하나인 것을 특징으로 한다.
또한, 상기 보호막은 SWP(Side Wall Polyimide)막으로 형성되며, 상기 보호막 패턴은 상기 퓨즈 패턴 양측의 상기 제 2 절연막을 80 ~ 150nm의 선폭으로 오픈시키며, 상기 퓨즈 패턴 상부를 식각하는 단계는 SAC(Self Align Contact) 식각으로 진행하는 것을 특징으로 한다.
본 발명에 따른 반도체 소자의 퓨즈 형성 방법은 퓨즈 패턴 하부의 티타늄 질화막이 노출되지 않도록 함으로써, 티타늄 질화막의 산화를 방지할 수 있다. 또한, 퓨즈 패턴과 인접한 퓨즈 패턴 사이에 보호막 패턴이 형성됨으로써, 퓨즈 블로윙 공정 시 컷팅하고자 하는 퓨즈 이외의 퓨즈가 어택되는 현상 및 브릿지 현상을 방지하여 소자의 신뢰성 및 수율을 향상시키는 효과가 있다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 퓨즈 형성 방법을 도시한 단면도 및 평면도이다. 특히, 도 2d (ⅰ)은 평면도를 도시한 것이며, 도 2d (ⅱ)는 도 2d (ⅰ)의 X - X'의 절단면에 따른 단면도를 도시한 것이다.
도 2a를 참조하면, 하부구조가 구비된 반도체 기판(200) 상부에 제 1 절연 막(205)을 형성한다.
다음에, 제 1 절연막(205) 상부에 배리어 메탈층(207), 금속층(210) 및 반사방지막(215)을 순차적으로 형성한다.
여기서, 예컨대 배리어 메탈층(207)은 티타늄(Ti)막 및 티타늄 질화막(TiN)으로 이루어진 일군으로부터 선택된 어느 하나로 형성되고, 금속층(210)은 알루미늄(Al)으로 형성되며, 반사방지막(215)은 실리콘 산화질화막(SiON)으로 형성될 수 있다.
그리고, 반사 방지막(215), 금속층(210) 및 배리어 메탈층(207)을 패터닝하여 복수 개의 퓨즈 패턴(220)을 형성한다. 여기서, 퓨즈 패턴(220)의 두께는 6000 ~ 7000Å 범위로 형성되는 것이 바람직하다.
도 2b를 참조하면, 퓨즈 패턴(220) 및 제 1 절연막(205) 상부에 제 2 절연막(225)을 형성한다. 여기서, 제 2 절연막(225)은 산화막으로 형성되는 것이 바람직하다.
다음에, 제 2 절연막(225) 상부에 제 1 패시베이션층(230) 및 제 2 패시베이션층(235)을 형성한다. 여기서, 제 2 패시베이션층(235)은 질화막으로 형성되며, 제 1 패시베이션층(230)은 HDP 산화막으로 형성된다.
도 2c를 참조하면, 리페어 마스크(Repair Mask)를 이용하여 제 2 패시베이션층(235), 제 1 패시베이션층(235) 및 제 2 절연막(225)을 식각하여 퓨즈 패턴(220) 상부를 노출시키는 퓨즈 오픈 영역(240)을 형성한다.
이때, 퓨즈 오픈 영역(240)은 복수 개의 퓨즈 패턴(220)이 전체적으로 오픈 되도록 하는 것이 바람직하다.
여기서, 퓨즈 오픈 영역(240) 형성 시 퓨즈 패턴(220) 상부의 반사 방지막(215)이 식각 정지막 역할을 하므로, 반사 방지막(215)과 동일한 높이에서 제 2 절연막(225)의 식각이 정지된다.
이때, 공정 변수에 의해 반사 방지막(215)이 노출되지 않은 상태에서 제 2 절연막(225)의 식각이 정지될 수도 있으며, 반사 방지막(215) 보다 낮은 높이까지 제 2 절연막(225)이 식각될 수도 있다.
도 2d를 참조하면, 퓨즈 오픈 영역(240)이 매립되도록 보호막(미도시)을 형성한다.
다음에, SWP(Side Wall Polyimide) 마스크로 보호막(미도시)을 식각하여 퓨즈 패턴(220) 및 퓨즈 패턴(220) 양측의 제 2 절연막(225) 일부를 오픈시키는 보호막 패턴(245)을 형성한다.
이때, 보호막 패턴(245)은 퓨즈 패턴(220) 양측의 제 2 절연막(225)이 각각 'D1'의 선폭만큼 오픈되도록 하는 것이 바람직하다. 여기서, 'D1'은 SWP 마스크 공정의 오버랩 마진(Overlap Margin)을 고려하였을때 퓨즈 패턴의 오픈에 문제가 없는 정도인 80 ~ 150nm 범위로 형성되는 것이 바람직하다.
도 2d (ⅰ)을 참조하여 더욱 자세히 설명하면, 보호막 패턴(245)은 각각의 퓨즈 패턴(220)의 블로윙 영역이 오픈되도록 형성되며, 퓨즈 패턴(220) 양측 에지부로부터 'D1(80 ~ 150nm)'만큼의 선폭으로 오픈되어 있다.
이와 같이, 인접한 퓨즈 패턴(220) 사이에 보호막 패턴(245)이 형성됨으로 써, 후속으로 진행되는 퓨즈 블로윙 공정 시 인접한 퓨즈가 어택되는 현상을 방지할 수 있다.
도 2e를 참조하면, 보호막 패턴(245)을 식각 마스크로 오픈된 퓨즈 패턴(220) 상부를 SAC(Self Align Contact) 식각한다.
이때, 퓨즈 패턴(220) 양측에 오픈된 제 2 절연막(225)의 상부도 일부 식각되는데, 오픈된 제 2 절연막(225)의 면적이 작기때문에 퓨즈 패턴(220) 하부의 배리어 메탈층(207)이 노출되는 지점까지 식각되지 않으며, 제 2 절연막(225)이 어느 정도 식각된 이후에는 폴리머(Polymer)에 의해 식각이 정지된다.
따라서, 'B'와 같이 퓨즈 패턴(220) 하부의 배리어 메탈층(207)이 노출되지 않게 되므로, 후속 공정 진행 시 배리어 메탈층(207)이 산화되는 문제를 방지할 수 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 퓨즈 형성 방법을 도시한 단면도들.
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 퓨즈 형성 방법을 도시한 단면도들.
< 도면의 주요 부분에 대한 부호 설명 >
200 : 반도체 기판 205 : 제 1 절연막
207 : 배리어 메탈층 210 : 금속층
215 : 반사방지막 220 : 퓨즈 패턴
225 : 제 2 절연막 230 : 제 1 패시베이션층
235 : 제 2 패시베이션층 240 : 퓨즈 오픈 영역
245 : 보호막 패턴
Claims (12)
- 제 1 절연막 상부에 복수 개의 퓨즈 패턴을 형성하는 단계;상기 퓨즈 패턴 및 상기 제 1 절연막 상부에 제 2 절연막을 형성하는 단계;상기 퓨즈 패턴의 상부가 노출될때까지 상기 제 2 절연막을 식각하는 단계;상기 퓨즈 패턴 및 상기 제 2 절연막 상부에 보호막을 형성하는 단계;상기 보호막을 선택 식각하여 상기 퓨즈 패턴 및 상기 퓨즈 패턴 양측의 상기 제 2 절연막 일부를 오픈시키는 보호막 패턴을 형성하는 단계; 및상기 보호막 패턴을 식각 마스크로 상기 오픈된 퓨즈 패턴 상부를 식각하는 단계를 포함하는 반도체 소자의 퓨즈 형성 방법.
- 제 1 항에 있어서,상기 퓨즈 패턴은 배리어 메탈층 및 금속층을 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
- 제 2 항에 있어서,상기 배리어 메탈층은 티타늄(Ti)막 및 티타늄 질화막(TiN)으로 이루어진 일군으로부터 선택된 어느 하나를 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
- 제 2 항에 있어서,상기 금속층은 알루미늄을 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
- 제 2 항에 있어서,상기 퓨즈 패턴은 반사방지막을 더 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
- 제 5 항에 있어서,상기 반사방지막은 실리콘 산화질화막을 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
- 제 1 항에 있어서,상기 제 2 절연막은 산화막을 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
- 제 1 항에 있어서,상기 제 2 절연막은 패시베이션층을 더 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
- 제 8 항에 있어서,상기 패시베이션층은 산화막 및 질화막으로 이루어진 일군으로부터 선택된 어느 하나인 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
- 제 1 항에 있어서,상기 보호막은 SWP(Side Wall Polyimide)막으로 형성되는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
- 제 1 항에 있어서,상기 보호막 패턴은 상기 퓨즈 패턴 양측의 상기 제 2 절연막을 80 ~ 150nm의 선폭으로 오픈시키는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
- 제 1 항에 있어서,상기 퓨즈 패턴 상부를 식각하는 단계는 SAC(Self Align Contact) 식각으로 진행하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080072821A KR20100011556A (ko) | 2008-07-25 | 2008-07-25 | 반도체 소자의 퓨즈 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080072821A KR20100011556A (ko) | 2008-07-25 | 2008-07-25 | 반도체 소자의 퓨즈 형성 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20100011556A true KR20100011556A (ko) | 2010-02-03 |
Family
ID=42086020
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020080072821A KR20100011556A (ko) | 2008-07-25 | 2008-07-25 | 반도체 소자의 퓨즈 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20100011556A (ko) |
-
2008
- 2008-07-25 KR KR1020080072821A patent/KR20100011556A/ko not_active Application Discontinuation
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100317533B1 (ko) | 반도체 집적회로 장치에서의 레이저 퓨즈박스의 구조 및그에 따른 제조 방법 | |
| US20070023860A1 (en) | Semiconductor device having a fuse barrier pattern and fabrication method thereof | |
| KR100745910B1 (ko) | 반도체 소자의 퓨즈 형성방법 | |
| KR101037452B1 (ko) | 반도체 소자의 퓨즈 및 그 형성 방법 | |
| KR20060112117A (ko) | 반도체소자의 퓨즈 구조 및 그 형성방법 | |
| KR20100011556A (ko) | 반도체 소자의 퓨즈 형성 방법 | |
| KR100578224B1 (ko) | 반도체 메모리 장치의 제조방법 | |
| KR20100045219A (ko) | 반도체 소자의 퓨즈 및 그 형성 방법 | |
| KR101149052B1 (ko) | 반도체 소자의 퓨즈 및 그 형성 방법 | |
| KR20060011634A (ko) | 효율적으로 결함셀을 리페어할 수 있는 반도체 메모리장치 및 그 제조방법 | |
| KR20070079804A (ko) | 반도체 소자의 제조방법 | |
| KR20080005720A (ko) | 반도체 소자의 퓨즈박스 형성 방법 | |
| KR20090076143A (ko) | 반도체 소자의 퓨즈 및 그 형성 방법 | |
| KR101060714B1 (ko) | 반도체 소자의 퓨즈 및 그 형성 방법 | |
| KR100967047B1 (ko) | 반도체 소자의 제조방법 | |
| KR100967020B1 (ko) | 반도체 소자 및 그 형성 방법 | |
| KR20100006407A (ko) | 퓨즈 및 패드를 구비하는 반도체 소자의 제조 방법 | |
| KR20090088678A (ko) | 퓨즈 및 그 제조 방법 | |
| KR20100039038A (ko) | 반도체 소자의 퓨즈 및 그 형성 방법 | |
| KR20110076244A (ko) | 반도체 소자의 퓨즈 및 그 제조 방법 | |
| KR20100011555A (ko) | 반도체 소자의 퓨즈 형성 방법 | |
| KR20110065658A (ko) | 반도체 소자의 퓨즈 및 그의 형성 방법 | |
| KR20050002072A (ko) | 반도체 메모리 장치 | |
| KR20080001198A (ko) | 반도체 소자의 제조 방법 | |
| KR20110077954A (ko) | 반도체 소자의 퓨즈 및 그 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |