KR20080114027A - 반도체 소자의 퓨즈 - Google Patents

Abstract

본 발명에 따른 반도체 소자의 퓨즈는, 다수의 퓨즈 라인을 포함하고, 상기 퓨즈 라인은 블로윙에 의하여 제거될 커팅 영역과 그를 중심으로 양측에 배치되는 라인 영역들을 갖는 블로윙 영역을 포함하며, 상기 커팅 영역은 양측의 라인 영역들과 이들보다 좁은 폭의 연결부로서, 일체로 연결됨을 특징으로 한다.

Description

반도체 소자의 퓨즈{FUSE OF SEMICONDUCTOR DEVICE}

도 1a은 종래기술에 따른 반도체 소자의 퓨즈를 도시한 평면도.

도 1b는 도 1a의 A 부분을 확대한 평면도.

도 2a는 본 발명의 실시예에 따른 반도체 소자의 퓨즈를 도시한 평면도.

도 2b는 도 2a의 A' 부분을 확대한 평면도.

* 도면의 주요 부분에 대한 부호의 설명 *

200 : 반도체 기판 202 : 퓨즈 영역

204 : 퓨즈 라인 206 : 열 에너지 흐름

210 : 커팅 영역 212, 214 : 라인 영역

216, 218 : 연결부 A' : 블로윙 영역

본 발명은 반도체 소자의 퓨즈에 관한 것으로, 보다 자세하게는, 퓨즈 라인의 블로윙(Blowing) 공정 시, 상기 블로윙 공정에서의 열 분산을 방지한 반도체 소자의 퓨즈에 관한 것이다.

반도체 장치는 주로 실리콘 재질의 기판 상에 설정된 회로 패턴을 반복적으로 형성하여 집적 회로를 갖는 셀들을 형성하는 패브리케이션(Fabrication : FAB) 공정과, 상기 셀들이 형성된 기판을 칩(Chip) 단위로 패키징(Packaging)하는 어셈블리(Assembly) 공정을 포함한다. 그리고, 상기 패브리케이션 공정과 어셈블리 공정 사이에는 상기 기판 상에 형성하는 셀들의 전기적 특성을 검사하기 위한 공정(Electrical Die Sorting : EDS)을 수행한다.

상기 검사 공정은 기판 상에 형성한 셀들이 전기적으로 양호한 상태 또는 불량한 상태를 갖는 가를 판별하는 공정이다. 이는, 상기 검사 공정을 통하여 불량한 상태를 갖는 셀들을 상기 어셈블리 공정을 수행하기 이전에 제거함으로서, 상기 어셈블리 공정에서 소모되는 노력 및 비용을 절감하기 위함이다. 그리고, 상기 불량한 상태를 갖는 셀들을 조기에 발견하고, 이를 리페어(Repair) 공정을 통하여 재생하기 위함이다.

여기서, 상기 리페어 공정에 대해서 좀더 자세히 설명하면 다음과 같다.

반도체 소자 제조 공정 중 결함이 발생할 경우 소자의 제조 수율을 향상시킬 목적으로 소자 설계시 결함있는 소자 또는 회로를 대체하기 위하여 여분(Redundancy)의 셀을 부가하며, 이러한 여분의 셀을 집적회로에 접속시키기 위해 퓨즈 라인을 함께 설계하고 있는데, 상기 리페어 공정은 검사공정을 통해 불량으로 판명된 셀을 상기 퓨즈 라인을 사용하여 칩 내에 내장된 여분의 셀과 연결시켜 재생시키는 공정이다.

즉, 레이저를 이용해서 상기 퓨즈 라인들 중 특정 퓨즈 라인을 절단하는 퓨 즈 블로윙(Blowing) 공정을 수행함으로써 리페어할 셀들의 위치 정보를 생성하는 것이다.

자세하게, 도 1a를 참조하여 상기 퓨즈 라인을 설명하면, 반도체 기판(100)의 퓨즈 영역(102) 상에 다수 개의 퓨즈 라인(104)들이 이격 배치된 구조를 가지며, 이때, 상기 다수의 퓨즈 라인(104)들은 막대형으로 형성된다. 미설명된 도면부호 A는 블로윙 영역을 나타낸다.

그러나, 전술한 종래의 반도체 소자의 퓨즈는, 레이저를 이용해서 상기 퓨즈 라인들 중 특정 퓨즈 라인을 절단하는 퓨즈 블로윙 공정 수행시, 레이저 빔(Beam)의 에너지가 퓨즈 라인에 도달하여 퓨즈 라인이 팝핑(Poping)이 발생하기 위한 열 에너지가 임계 에너지에 빠른 시간내에 도달하여야 한다.

그런데, 도 1b에 도시된 바와 같이, 블로윙 영역(A)에서 상기와 같은 열 에너지의 흐름으로 인하여 그의 열 에너지가 분산되게 되어, 그의 열 에너지를 보완하고자 레이저 빔의 에너지를 가하는 공정 시간을 증가시키게 되면, 상기 퓨즈 라인을 감싸고 있는 상기 퓨즈 라인과 인접한 영역에 형성된 산화막 등의 부피가 팽창하여 크랙(Crack)이 발생하게 된다.

본 발명은 퓨즈 라인에 대한 블로윙 수행시 열 에너지의 분산을 방지하여 블로윙 공정 수행이 용이하도록 한 반도체 소자의 퓨즈를 제공한다.

또한, 본 발명은 상기와 같이 퓨즈 라인에 대한 블로윙 수행시 열 에너지의 분산을 방지하여 그에 인접한 산화막에서의 크랙 발생을 방지한 반도체 소자의 퓨 즈를 제공한다.

본 발명에 따른 반도체 소자의 퓨즈는, 다수의 퓨즈 라인을 포함하고, 상기 퓨즈 라인은 블로윙에 의하여 제거될 커팅 영역과 그를 중심으로 양측에 배치되는 라인 영역들을 갖는 블로윙 영역을 포함하며, 상기 커팅 영역은 양측의 라인 영역들과 이들보다 좁은 폭의 연결부로서, 일체로 연결됨을 특징으로 한다.

상기 커팅 영역은 장방형상으로 구성됨을 특징으로 한다.

상기 연결부는 상기 라인 영역의 폭보다 1/4 내지 3/4의 범위의 크기를 갖는 것을 특징으로 한다.

상기 커팅 영역은 상기 라인 영역의 폭과 같거나, 그 보다 작은 폭을 갖는 것을 특징으로 한다.

(실시예)

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.

본 발명은, 리페어 공정을 수행하며 블로윙 영역을 갖는 반도체 소자의 퓨즈 라인 형성시, 상기 퓨즈 라인의 상기 블로윙 영역에 배치된 부분이 적어도 두 영역이 다른 영역보다 상대적으로 좁은 폭을 갖도록 하여 형성한다.

이렇게 하면, 상기와 같이 블로윙 영역의 부분이 적어도 두 영역이 상기 퓨즈 라인의 다른 영역보다 상대적으로 좁을 폭을 갖도록 형성함으로써, 상기 블로윙 영역에서 블로윙 공정 수행시, 상기 좁은 폭에 의해 레이저 빔의 열 에너지 분산을 최소화시킬 수 있다.

따라서, 상기와 같이 레이저 빔의 열 에너지의 분산을 최소화시킬 수 있음으로써, 블로윙 공정 수행시, 종래의 퓨즈 라인에서의 열 분산을 방지하고자 블로윙 공정 시간을 증가시키는 것을 수행하지 않아도 됨에 따라, 상기 퓨즈 라인을 감싸는 상기 퓨즈 라인에 인접한 산화막 등의 부피 팽창으로 인한 크랙(Crack)의 발생을 방지할 수 있다.

그 결과, 반도체 소자의 불량율을 감소시킬 있어, 그래서, 소자의 수율을 향상시킬 수 있다.

자세하게, 도 2a는 본 발명의 실시예에 따른 반도체 소자의 퓨즈를 도시한 평면도이고, 도 2b는 도 2a의 A'에 대응하는 평면도로서, 이를 설명하면 다음과 같다.

도 2a를 참조하면, 본 발명의 실시예에 따른 반도체 소자의 퓨즈는, 반도체 기판(200)의 퓨즈 영역(202) 중심부 상에, 블로윙 영역(A')을 가지며 A의 두께로 형성된 다수 개의 퓨즈 라인(204)들이 B의 거리만큼 각각 이격 배치된 구조를 갖는다.

도 2b를 참조하면, 상기 퓨즈 라인(204)은 상기 블로윙 영역(A')에 배치된 블로윙 예정 영역을 연결하는 연결부(216, 218) 부분이 적어도 두 영역이 블로윙 공정에서의 열 에너지 분산이 방지되도록 다른 영역보다 상대적으로 좁은 폭을 갖도록 구비된다. 이때, 상기 블로윙 영역(A')에의 연결부(216, 218) 폭은 상기 퓨즈 라인(204) 폭의 1/4∼3/4 정도의 크기, 예컨대, 1/2 정도의 크기로 형성되는 것이 바람직하다.

즉, 상기 퓨즈 라인(204)의 블로윙에 의하여 제거되며 장방형상을 갖는 커팅 영역(210)과 그를 중심으로 양측에 배치되는 라인 영역(212, 214)들에서, 상기 커팅 영역(210)이 양측의 라인 영역(212, 214)들과 이들보다 좁은 폭의 연결부(216, 218)가 되게 일체로 형성된다.

여기서, 상기 퓨즈 라인(204)의 좁은 폭은 그 형성시, 종래의 퓨즈 라인(204) 형성시 요구되는 저항값에 변화가 없이 동일한 값을 가지도록 형성되는 것이 바람직하다.

또한, 상기 커팅 영역(210)은 장방형상으로 형성되며, 상기 블로윙 공정 수행을 용이하게 하기 위해 상기 장방형상의 커팅 영역(210)의 각 모서리가 모따기 되어 형성될 수 있다.

전술한 바와 같이, 본 발명은 레이저를 이용해서 상기 퓨즈 라인들 중 특정 퓨즈 라인을 절단하는 퓨즈 블로윙 공정 수행시, 상기 퓨즈 라인의 블로윙에 의하여 제거되며 장방형상을 갖는 커팅 영역과 그를 중심으로 양측에 배치되는 라인 영역들에서, 상기 커팅 영역이 양측의 라인 영역들과 이들보다 좁은 폭의 연결부가 되게 일체로 형성하여 상기와 같이 좁아진 폭에 의해 레이저 빔의 열 에너지의 흐름을 변경시킴으로써, 종래의 열 에너지 흐름과 달리 레이저 빔의 열 에너지가 상기와 같은 좁은 폭에 의해 분산되지 않게 한다.

따라서, 상기와 같은 좁은 폭에 의해 레이저를 이용한 블로윙 공정 수행 시, 상기 레이저 빔의 열 에너지가 퓨즈 라인에 도달하여 퓨즈 라인에 팝핑(Poping)이 발생하기 위한 열 에너지를 임계 에너지에까지 빠른 시간내에 도달할 수 있게 한다.

그 결과, 종래의 퓨즈 라인에서 열 에너지의 분산에 의한 블로윙 공정 시간을 증가시키는 것을 수행하지 않아도 됨에 따라, 상기 퓨즈 라인을 감싸고 있는 산화막 등의 부피 팽창으로 인한 크랙(Crack)의 발생을 방지할 수 있다.

그 결과, 반도체 소자의 불량율을 감소시킬 있어, 그래서, 소자의 수율을 향상시킬 수 있다.

한편, 상기 블로윙 공정을 용이하게 수행하고자, 상기 커팅영역의 각 모서리는 모따기되어 공정을 수행할 수도 있다.

이상, 전술한 본 발명의 실시예들에서는 특정 실시예에 관련하고 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.

이상에서와 같이 본 발명은, 리페어 공정을 수행하는 반도체 소자의 퓨즈 라인 형성시, 상기 퓨즈 라인의 블로윙(Blowing) 영역에 배치된 부분이 적어도 두 영역이 다른 영역보다 상대적으로 좁은 폭을 갖도록 형성함으로써, 상기 블로윙 영역에서 블로윙 공정 수행시, 레이저 빔 에너지의 분산을 최소화시킬 수 있다.

따라서, 본 발명은, 상기와 같이 블로윙 공정 수행시, 레이저 빔 에너지의 분산을 최소화시킬 수 있음으로써, 종래의 열 에너지의 분산에 의한 블로윙 공정 시간의 증가를 감소시킬 수 있어, 종래의 퓨즈 라인에서 마치 블로윙된 것처럼 잘못 인식됨으로써 발생하는 오동작을 방지하고자, 블로윙 공정 시간을 증가시키는 것을 수행하지 않아도 됨에 따라, 상기 퓨즈 라인을 감싸고 있는 산화막 등의 부피 팽창으로 인한 크랙(Crack)의 발생을 방지할 수 있다.

그 결과, 본 발명은 반도체 소자의 불량율을 감소시킬 있어, 그래서, 소자의 수율을 향상시킬 수 있다.

Claims (4)

1. 다수의 퓨즈 라인을 포함하고, 상기 퓨즈 라인은 블로윙에 의하여 제거될 커팅 영역과 그를 중심으로 양측에 배치되는 라인 영역들을 갖는 블로윙 영역을 포함하며,

   상기 커팅 영역은 양측의 라인 영역들과 이들보다 좁은 폭의 연결부로서, 일체로 연결됨을 특징으로 하는 반도체 소자의 퓨즈.
2. 제 1 항에 있어서,

   상기 커팅 영역은 장방형상으로 구성됨을 특징으로 하는 반도체 소자의 퓨즈.
3. 제 1 항에 있어서,

   상기 연결부는 상기 라인 영역의 폭보다 1/4 내지 3/4의 범위의 크기를 갖는 것을 특징으로 하는 반도체 소자의 퓨즈.
4. 제 1 항에 있어서,

   상기 커팅 영역은 상기 라인 영역의 폭과 같거나, 그 보다 작은 폭을 갖는 것을 특징으로 하는 반도체 소자의 퓨즈.

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