JPH07272497A - 半導体メモリ装置 - Google Patents

Abstract

(57)【要約】 【目的】 この発明は、生産性に優れ、占有面積の増大
を招くことなく、不良チップの救済を容易に行なうこと
ができる半導体メモリ装置を提供することを目的とす
る。 【構成】 この発明は、前記正規のメモリセル群の所定
のメモリセルに置換えられる予備のメモリセルを、デ―
タが読出されるデ―タ線と低位電圧源との間に直列に接
続された読出し用電界効果トランジスタと溶断用電界効
果トランジスタと、前記両トランジスタの直列接続点と
書込みデ―タ線との間に挿入されて書込み時に溶断され
る電流溶断ヒュ―ズとからなる半導体メモリセルで構成
してなる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、読出し専用の半導体
メモリセルを含む半導体メモリ装置に関し、特に不良チ
ップを救済するための予備のメモリセルを備えた半導体
メモリ装置に関する。

【０００２】

【従来の技術】近年の半導体技術の飛躍的な発展によ
り、半導体集積回路の高集積化、高機能化が急速に進ん
でいる。特に、半導体メモリ装置では、めざましい勢い
で高集積化が行なわれている。

【０００３】このような高集積化にともなってチップ面
積が増大すると、製造歩留りが低下して生産性が悪化す
ることがある。このような不具合に対して、例えばメモ
リにあっては、冗長構成が有効となる。この冗長構成
は、予備のメモリセルを予め同一チップ上に形成してお
き、この予備のセルと不良セルを切換えて、メモリセル
の不良を救済しようとするものである。

【０００４】このような冗長構成は、ＤＲＡＭ（ダイナ
ミック型のＲＡＭ）、ＳＲＡＭ（スタティック型のＲＡ
Ｍ）、ＰＲＯＭ（プログラマブルＲＯＭ）等のメモリ装
置に従来から採用されていた。しかしながら、マスクＲ
ＯＭにあっては、冗長構成は以下に示す理由により行な
われていなかった。

【０００５】マスクＲＯＭは、デ―タの書込み処理がウ
ェハの製造段階で行なわれる。このため、製造工程が終
了して、デ―タの読出し等の電気的特性を検査する時点
では、すでに書込まれたデ―タの書換えは不可能とな
る。したがって、不良となった正規のセルに書込まれて
いたデ―タと同一のデ―タを予備のセルに書込んで、こ
れらのセルを電気的に切換えることはできないことにな
る。

【０００６】そこで、マスクＲＯＭにあっても、不良セ
ルの救済を行なうためには、製造工程が終了した後であ
ってもデ―タの書込みが可能で、かつ電源の供給がなく
てもデ―タを保持できるセルが必要となる。

【０００７】従来、このようなセルとしては、ＰＲＯＭ
で用いられているフロ―ティングゲ―トを備えたトラン
ジスタあるいはヒュ―ズを用いたものがあげられる。

【０００８】フロ―ティングゲ―トを備えたトランジス
タをセルとした場合は、このようなトランジスタを製造
するプロセスがマスクＲＯＭで用いられているＭＯＳ型
のトランジスタを製造するプロセスに比べてかなり複雑
となる。このため、製造コストが著しく高くなるという
不具合が生じる。

【０００９】一方、ヒュ―ズを用いたセルでは、ヒュ―
ズを切断してプログラムする方法により、３つのタイプ
のセルがあげられる。

【００１０】第１のタイプとしては、ヒュ―ズをレ―ザ
により切断するものである。このタイプでは、切断個所
を正確に位置合せする機能をもつ専用の切断装置が必要
となる。また、切断個所の位置合せに時間がかかる。さ
らに、ヒュ―ズ切断の前後において、電気的特性を検査
しなければならず、検査のための時間が必要となる。こ
れらにより、不良セルと予備セルとの切換えに工数がか
かり、生産効率が低下することになる。

【００１１】第２のタイプとしては、電流溶断ヒュ―ズ
をパイポ―ラトランジスタの電流により溶断するもので
ある。このタイプでは、バイポ―ラトランジスタを用い
るため、バイポ―ラ用の製造プロセスが必要となる。こ
のため、マスクＲＯＭを製造するＭＯＳプロセスにバイ
ポ―ラプロセスが追加される。したがって、製造プロセ
スが複雑になるとともに工程数が多くなり、製造コスト
が上昇してしまう。

【００１２】そこで、第３のタイプとしては、ＭＯＳ型
のトランジスタとヒュ―ズを直列接続し、このＭＯＳ型
トランジスタのオン電流によりヒュ―ズを溶断しようと
するものである。これは、異なるプロセスを追加する必
要もなく、また専用の設備も必要としない。しかしなが
ら、ヒュ―ズを溶断させる電流は通常数１０ｍＡを必要
とするため、非常に大きなチャンネル幅のＭＯＳトラン
ジスタを用いなければならない。このため、占有面積が
増大して、チップ面積を増大させることなく多くの予備
のセルを形成することは困難となる。

【００１３】

【発明が解決しようとする課題】マスクＲＯＭを冗長構
成とする場合には、予備のセルとして上述した種々の構
成が考えられる。しかしながら、上述した構成にあって
は、異なるプロセスを必要としてプロセスが複雑化す
る、占有面積が増大する、生産性が悪くなるといった問
題が生じていた。このため、マスクＲＯＭにあっては、
現在冗長構成により不良チップの救済は行なわれていな
かった。

【００１４】そこで、この発明は、上記に鑑みてなされ
たものであり、その目的とするところは、生産性に優
れ、占有面積の増大を招くことなく、不良チップの救済
を容易に行なうことができる半導体メモリ装置を提供す
ることにある。

【００１５】

【課題を解決するための手段】上記目的を達成するため
に、この発明は、正規のメモリセル群と、デ―タが読出
されるデ―タ線と低位電圧源との間に直列に接続された
読出し用電界効果トランジスタと溶断用電界効果トラン
ジスタと、前記両トランジスタの直列接続点と書込みデ
―タ線との間に挿入されて書込み時に溶断される電流溶
断ヒュ―ズとからなる半導体メモリセルにより構成され
て、前記正規のメモリセル群の所定のメモリセルに置換
えられる予備のメモリセル群と、前記正規のメモリセル
群からデ―タを読出そうとするメモリセルを選択する第
１の選択手段と、前記予備のメモリセル群からデ―タを
読出そうとするメモリセルを選択する第２の選択手段
と、前記第１の選択手段によって選択された正規のメモ
リセルから読出されたデ―タと、前記第２の選択手段に
よって選択された予備のメモリセルから読出されたデ―
タとを選択的に切換えて出力する切換手段と、前記予備
のメモリセル群にデ―タを書込むとともに、前記第２の
選択手段が前記正規のメモリセル群を選択するアドレス
により前記正規のメモリセルに置換えられた予備のメモ
リセルを選択するように機能させる書込み手段とから構
成される。

【００１６】

【作用】上記構成において、この発明は、溶断用トラン
ジスタの制御電極に電源電圧を印加するとともに、書込
みデ―タ線に電源電圧よりも高い電圧を印加することに
より、溶断用トランジスタをセカンダリ―ブレ―クダウ
ン状態とし、このような状態にあって溶断用トランジス
タを流れる電流によりヒュ―ズを溶断して、デ―タの書
込み動作を行なうようにしている。

【００１７】

【実施例】以下、図面を用いてこの発明の実施例を説明
する。

【００１８】図１はこの発明の一実施例に係る半導体メ
モリ装置に用いられる半導体メモリセルの構成を示す回
路図である。

【００１９】図１において、メモリセル１は、読出し専
用のＮチャンネルＭＯＳ型トランジスタ（以下「ＮＭＯ
Ｓ」と呼ぶ）３と、ヒュ―ズ溶断専用のＮＭＯＳ５と、
電流溶断ヒュ―ズ７とから構成されている。なお、この
ようなメモリセル１は、チップ上でマトリックス状に配
置形成されている。

【００２０】ＮＭＯＳ３は、例えばチャネル幅が２μ
ｍ、チャネル長が２μｍ、ゲ―ト電極膜厚が４０００
Å、ゲ―ト酸化膜厚が２００Åで形成されており、ゲ―
ト端子が読出しワ―ド線９に接続されている。ＮＭＯＳ
３は、デ―タの読出し時に導通状態となり、デ―タの読
出しを行なうトランジスタである。

【００２１】ＮＭＯＳ５は、例えばチャネル幅が７μ
ｍ、チャネル長が１．０μｍ、ゲ―ト電極膜厚が４００
０Å、ゲ―ト酸化膜厚が２００Åで形成されており、ゲ
―ト端子が書込みワ―ド線１１に接続されている。ＮＭ
ＯＳ５は、デ―タの書込み時に導通状態となり、デ―タ
の書込み時に動作するトランジスタである。

【００２２】ＮＭＯＳ５は、そのドレイン電圧（ＶD ）
とドレイン電流（ＩD ）との関係が、図２に示すような
特性を示すトランジスタである。図２において、ＮＭＯ
Ｓ５は、ゲ―ト電圧（ＶG ）が電源電圧（５Ｖ程度）に
印加された状態で、７Ｖ程度のドレイン電圧でセカンダ
リ―ブレ―クダウンが生じる。このような状態にあって
は、ＮＭＯＳ５は、８０ｍＡ程度の大電流を流すことが
可能となる。また、ＮＭＯＳ５は、図２において、ゲ―
ト端子が接地電位のドレイン耐圧が１５Ｖ程度になって
いる。

【００２３】このようなＮＭＯＳ３とＮＭＯＳ５は、読
出しデ―タ線１３とグランドに接続された配線１５との
間に直列に接続されている。この両トランジスタの直列
接続点には、一端が書込みデ―タ線１７に接続されたヒ
ュ―ズ７の他端が接続されている。

【００２４】ヒュ―ズ７は、上記のトランジスタのゲ―
ト電極と同一の厚さの４０００Åの多結晶シリコンで形
成されている。ヒュ―ズ７は、そのくびれた部分の幅が
０．８μｍ、長さが２μｍで、両トランジスタの直列接
続点及び書込みデ―タ線１７とのコンタクト部が２μｍ
×２μｍで形成されている。したがって、メモリセル１
は、そのサイズが１４０μｍ² （２０μｍ×７μｍ）程
度となり、その占有面積がかなり小型なものとなる。

【００２５】ヒュ―ズの一端が接続されている書込みデ
―タ線１７は、その一方端にパッド１９が接続されてい
る。このパッド１９は、ヒュ―ズ７を溶断する際に、外
部から溶断用の電力が供給される。すなわち、パッド１
９に印加される電圧（以下、「溶断電圧」と呼ぶ）は、
ＮＭＯＳ５がセカンダリ―ブレ―クダウン状態となるよ
うに、ＮＭＯＳ５のゲ―ト電圧が接地電位の時のドレイ
ン耐圧よりも低く、ゲ―ト電圧が電源電圧の時のセカン
ダリ―ブレ―クダウン電圧よりも高い値となる。

【００２６】また、書込みデ―タ線１７は、グランドと
の間にプログラム信号（￣ＰＧＭ）により導通制御され
るＮＭＯＳ２１が接続されている。このＮＭＯＳ２１は
デ―タの書込み時にはプログラム信号をロウレベル状態
として非導通状態となる。一方、デ―タの読出し時には
プログラム信号をハイレベル状態として導通状態とな
り、書込みデ―タ線１７を接地電位とする。

【００２７】書込みデ―タ線１７及びこのデ―タ線と平
行して配置されている配線１５は、金属で形成されてい
る。一方、読出しデ―タ線１３は、多結晶シリコン、Ｎ
型あるいはＰ型の拡散層、高融点金属シリサイド、書込
みデ―タ線１７や配線１５とは異なる層として２層構造
にした金属、あるいはこれらを複合したものとして形成
されている。

【００２８】次に、このように構成されたメモリセル１
におけるデ―タの書込み動作及び読出し動作について説
明する。

【００２９】まず、デ―タの書込み動作すなわちヒュ―
ズ７を溶断する場合には、プログラム信号がロウレベル
状態となり、ＮＭＯＳ２１が非導通状態となる。さら
に、溶断されるヒュ―ズ７が接続された書込みデ―タ線
１７のパッド１９に、溶断電圧が印加される。次に、溶
断されるヒュ―ズ７を含むメモリセル１に接続されてい
る書込みワ―ド線１１に電源電圧（５Ｖ程度）が印加さ
れる。

【００３０】これにより、溶断されるヒュ―ズを含むメ
モリセル１のＮＭＯＳ５は、セカンダリ―ブレ―クダウ
ン状態となり、パッド１９→書込みデ―タ線１７→ヒュ
―ズ７→ＮＭＯＳ５→グランドの経路で大電流が流れ
る。したがって、ヒュ―ズ７は溶断されて、選択された
メモリセル１のＮＭＯＳ３とＮＭＯＳ５の直列接続点と
書込みデ―タ線１７は非接続状態となり、書込み動作が
行なわれる。

【００３１】次に、読出し動作について説明する。

【００３２】まず、プログラム信号をハイレベル状態と
して、ＮＭＯＳ２１を導通状態とする。さらに、デ―タ
を読出そうとするメモリセル１に接続されている読出し
ワ―ド線９をハイレベル状態として、ＮＭＯＳ３を導通
状態とする。このようにして選択されたメモリセル１の
ヒュ―ズ７が溶断されていない場合には、導通状態のＮ
ＭＯＳ３に接続されている読出しデ―タ線１３はロウレ
ベル状態となる。これにより、選択されたメモリセル１
からロウレベルのデ―タが読出される。

【００３３】一方、選択されたメモリセル１のヒュ―ズ
７が溶断されている場合には、読出しデ―タ線１３は、
読出し動作が行なわれる前のハイレベル状態に保持され
たままとなる。これにより、選択されたメモリセル１か
らハイレベルのデ―タが読出されることになる。

【００３４】このように、図１に示したメモリセル１に
あっては、ヒュ―ズ７を溶断するトランジスタをＭＯＳ
型として、ヒュ―ズ７の溶断時にこのトランジスタをセ
カンダリ―ブレ―クダウン状態にするようにしたので、
短いチャネル幅で大電流を得ることが可能となる。これ
により、ヒュ―ズ溶断用トランジスタを小型化して、少
ない占有面積でメモリセル１を構成できる。

【００３５】また、ヒュ―ズ７を大電流により溶断でき
るため、溶断時間が短くなり、例えば２Ｋビット程度の
メモリセルに０．１秒程度で書込みを行なうことが可能
となる。

【００３６】さらに、このような書込み動作は、ウェハ
段階でのプロセスが終了して、メモリセルの電気的特性
検査が行なわれる時に、書込みを行なうための特別の設
備を用いることなく、同時に行なうことができる。

【００３７】したがって、このようなメモリセル１は、
マスクＲＯＭにおける冗長構成において、予備のセルと
して極めて好適なメモリセルとなる。この結果、このよ
うなメモリセルを予備セルとして用いることにより、マ
スクＲＯＭの不良チップ救済を実用化することができる
ようになる。

【００３８】次に、上記したメモリセル１を冗長構成に
おける予備のセルとして用いたこの発明の一実施例に係
わる半導体メモリ装置のマスクＲＯＭを図３及び図４を
参照して説明する。

【００３９】図３は上述したマスクＲＯＭの構成を示す
図、図４は書込み時のタイミングチャ―トである。

【００４０】図３に示すマスクＲＯＭは、正規のセル群
３１の不良セルを列単位で予備のセル群３３に置換え
て、不良救済を行なうようにしたものである。なお、図
３において、図１と同符号のものは同一機能を有するも
のであり、その説明は省略する。

【００４１】図３において、正規のセル群３１はそのメ
モリセルがロウ（行）アドレスをデコ―ドするロウデコ
―ダ３５と、カラム（列）アドレスをデコ―ドするカラ
ムデコ―ダ３７の出力により制御されるカラムセレクタ
３９とで選択される。選択されたメモリセルから読出さ
れたデ―タは、カラムセレクタ３９を介して切換回路４
１に与えられる。

【００４２】一方、正規のセル群３１の中で、不良とな
ったメモリセルと列単位で置換えられる予備のセル群３
３は、図１に示したように構成されている。このような
予備のセル群３３では、デ―タを読出そうとするメモリ
セルがスペアロウデコ―ダ４３と、カラムデコ―ダ３７
の出力により制御されるスペアカラムセレクタ４５とで
選択される。

【００４３】予備のメモリセル群３３は、書込みを行な
おうとするメモリセルが、ロウレベル状態の書込み信号
（￣ＷＥ）により書込み用のカラムアドレスを取り込ん
でデコ―ドする書込み用のカラムデコ―ダ４７によって
選択され、前述したようにヒュ―ズ７が溶断される。こ
の時の動作タイミングは図４に示すようになる。

【００４４】スペアロウデコ―ダ４３は、予備のメモリ
セル１と同様の構成をＮＯＲ（ノア）型に接続して構成
されている。スペアロウデコ―ダ４３は、不良になった
正規のメモリセルに置換えられた予備のメモリセルが、
置換えられた正規のメモリセルを選択するロウアドレス
と同一のロウアドレスによって選択されるように、カラ
ムデコ―ダ４７によりヒュ―ズ４９が溶断される。スペ
アロウデコ―ダ４３は、ヒュ―ズ４９の溶断時には、そ
の入力となるロウアドレスがロウアドレスゲ―ト回路５
１によってすべてロウレベル状態になる。このようなス
ペアロウデコ―ダ４３とスペアカラムセレクタ４５とで
選択された予備のメモリセル１から読出されたデ―タ
は、切換回路４１に与えられる。

【００４５】切換回路４１は、スペアロウデコ―ダ４３
の論理和出力にしたがって、正規のメモリセルから読出
されたデ―タあるいは予備のメモリセル１から読出され
たデ―タを選択する。すなわち、与えられたロウアドレ
スにしたがってスペアロウデコ―ダ４３が予備のメモリ
セル１を選択した場合には、切換回路４１は予備のメモ
リセル１から読出されたデ―タを選択するように制御さ
れる。選択されたデ―タは、センスアンプ５３に与えら
れて増幅され、出力バッファを介して出力される。

【００４６】このような冗長構成のマスクＲＯＭにあっ
ては、不良となった正規のメモリセルを容易に予備のメ
モリセル１と置換えることが可能となる。さらに、予備
のメモリセル１と同様な構成を用いてスペアロウデコ―
ダ４３を構成して、スペアロウデコ―ダ４３のヒュ―ズ
４９を溶断することによりデコ―ダとして機能させるよ
うにしたので、正規のメモリセルに置換えられた予備の
メモリセル１を、置換えられた正規のメモリセルを選択
するロウアドレスで選択できるスペアロウデコ―ダ４３
を容易に構成することができる。

【００４７】なお、この発明のメモリセルは上記実施例
以外にも、ＤＲＡＭ、ＳＲＡＭ等のスペアロウデコ―ダ
あるいはチップ形成後に情報を書き込む用途、例えばチ
ップ形成後に入力ロジックを決定するロジック回路、リ
ダンダンシィを実施したか否かを判定するリダンダンシ
ィシグネチャ回路、ＰＬＤ（プログラマブルロジックデ
バイス）としても応用できることは明らかである。

【００４８】

【発明の効果】以上説明したように、この発明によれ
ば、電界効果トランジスタがセカンダリ―ブレ―クダウ
ン状態になった時に電界効果トランジスタを流れる電流
によりヒュ―ズを溶断して、書込み動作を行なうメモリ
セルを予備のメモリセルとして冗長構成としたので、チ
ップ面積を大型化することなく、簡単なプロセスにより
製造が可能で、専用の設備を用いることなく短時間で不
良チップを救済することができるようになる。

【図面の簡単な説明】

【図１】請求項１記載の発明の一実施例に係る半導体メ
モリ装置に用いられる半導体メモリセルの構成を示す図
である。

【図２】図１に示すメモリセルに用いられているトラン
ジスタの特性を示す図である。

【図３】請求項１記載の発明の一実施例に係る半導体メ
モリ装置の構成を示す図である。

【図４】図３に示す装置の動作タイミングを示す図であ
る。

【符号の説明】

１ メモリセル ３，５，２１ ＮＭＯＳ ７ ヒュ―ズ ９ 読出しワ―ド線 １１ 書込みワ―ド線 １３ 読出しデ―タ線 １７ 書込みデ―タ線 １９ パッド ３１ 正規のセル群 ３３ 予備のセル群 ３５ ロウデコ―ダ ３７ カラムデコ―ダ ３９ カラムセレクタ ４１ 切換回路 ４３ スペアロウデコ―ダ ４５ スペアカラムデコ―ダ ４７ 書込み用カラムデコ―ダ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 浅野 正通 神奈川県川崎市幸区小向東芝町１ 株式会 社東芝多摩川工場内

Claims (2)

【特許請求の範囲】
1. 【請求項１】 正規のメモリセル群と、 デ―タが読出されるデ―タ線と低位電圧源との間に直列
   に接続された読出し用電界効果トランジスタと溶断用電
   界効果トランジスタと、前記両トランジスタの直列接続
   点と書込みデ―タ線との間に挿入されて書込み時に溶断
   される電流溶断ヒュ―ズとからなる半導体メモリセルに
   より構成されて、前記正規のメモリセル群の所定のメモ
   リセルに置換えられる予備のメモリセル群と、 前記正規のメモリセル群からデ―タを読出そうとするメ
   モリセルを選択する第１の選択手段と、 前記予備のメモリセル群からデ―タを読出そうとするメ
   モリセルを選択する第２の選択手段と、 前記第１の選択手段によって選択された正規のメモリセ
   ルから読出されたデ―タと、前記第２の選択手段によっ
   て選択された予備のメモリセルから読出されたデ―タと
   を選択的に切換えて出力する切換手段と、 前記予備のメモリセル群にデ―タを書込むとともに、前
   記第２の選択手段が前記正規のメモリセル群を選択する
   アドレスにより前記正規のメモリセルに置換えられた予
   備のメモリセルを選択するように機能させる書込み手段
   とを有することを特徴とする半導体メモリ装置。
2. 【請求項２】 前記第２の選択手段は、前記半導体メモ
   リセルを複数並列に接続した構成を含むことを特徴とす
   る請求項１記載の半導体メモリ装置。