JPH09213097A - ヒューズ装置及びそれを用いた半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 切断しようと意図しないヒューズ素子が誤っ
て切断された場合でも、出力信号を元の状態に回復する
ことが可能な技術を提供する。 【解決手段】 １つの切り換え信号を発生させるヒュー
ズ回路には２つのヒューズ素子を設けておき、第１のヒ
ューズ素子を切断した場合には、切断前と逆相の信号を
出力し、第２のヒューズ素子を切断した場合には、第１
のヒューズ素子切断前と同相の信号を出力する構成とす
る。この時並列に接続した第１のヒューズ素子と第１の
負荷素子を、高電位側の電源電圧端子と出力信号を取り
出す端子の間に設け、さらに直列に接続した第２のヒュ
ーズ素子と第２の負荷素子を、低電位側の電源電圧端子
側に第２のヒューズ素子、出力信号を取り出す端子側に
第２の負荷素子となるように設けてヒューズ素子を構成
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ヒューズ装置及び
それを用いた半導体集積回路装置に関し、例えばＳＲＡ
Ｍ（スタティック・ランダム・アクセス・メモリ）のよ
うに冗長回路を構成するヒューズ装置を用いた半導体集
積回路装置に適用して有効な技術に関する。

【０００２】

【従来の技術】例えばＳＲＡＭで代表される最近のＬＳ
Ｉ（半導体集積回路装置）は、より多くの機能が要求さ
れるにつれて、ますます高集積化が図られる傾向にあ
る。このように高集積化が図られたＬＳＩにおいては、
製造時の歩留りの向上がコスト的に極めて重要になる。

【０００３】このような観点から、半導体基板（半導体
チップ）に予め正規の回路ブロックの他に予備の回路ブ
ロックを形成しておき、正規の回路ブロックに不良が発
見された場合には、これを予備の回路ブロック置き換え
ることにより、不良の回路ブロックを救済するようにし
た技術、いわゆる冗長回路技術が開発されてきている。

【０００４】この場合、不良の回路ブロックを予備の回
路ブロックに置き換えるには、予め半導体基板にヒュー
ズ素子を組み込んでおいて、このヒューズ素子を切断す
ることが行われる。ヒューズ素子は適当な導電層を利用
して構成し、絶縁保護膜で覆われたその導電層の一部を
絶縁保護膜に開口部を形成して一部を露出することで、
この露出された導電層の部分を外部から切断することが
行われる。

【０００５】このような冗長回路技術に関しては、例え
ば（株）オーム社発行、「電子情報通信ハンドブック
第１分冊」、昭和６３年３月３０日発行、Ｐ８８９、あ
るいは（株）近代科学社、「ＭＯＳ集積回路の基礎」、
１９９２年５月３０日発行、Ｐ６５に記載されている。
これらの文献には、ヒューズ素子として多結晶（ポリ）
シリコンを利用して、このヒューズ素子の切断をレーザ
光を照射して行うことが記載されている。

【０００６】ここで、従来のヒューズ回路ではヒューズ
素子を一度切断すると再接続は不可能なので、ヒューズ
回路から出力される出力信号を元の状態に回復すること
はできなかった。さらに、従来のヒューズ回路では１つ
のヒューズ回路出力信号に対してはヒューズ素子を１つ
しか設けていなかった。

【０００７】従来のヒューズ素子を、ＳＲＡＭの冗長回
路を構成するヒューズ素子に適用する場合について以下
に説明する。

【０００８】ＳＲＡＭは、複数個のスタティック型メモ
リセルをマトリクス配置してなるメモリセルアレイを含
む。メモリセルアレイは、通常、複数のメモリマットま
たは複数のメモリブロックなどと称される単位で形成さ
れる。これらの全メモリセルアレイが正常動作して初め
て良品となる。

【０００９】しかし、メモリセルの個数の増大に伴い全
メモリセルアレイが正常動作するのが困難になり、それ
を回避する手段として複数の予備ワード線、複数の予備
データ線あるいは、複数の予備ブロックを配置しておき
正規のワード線、データ線あるいは、ブロックに不良を
含む場合には予備ワード線、予備データ線あるいは、予
備ブロックと置き換えて使用している。

【００１０】この正規のワード線、データ線あるいは、
ブロックと予備のワード線、データ線あるいは、ブロッ
クとを切り換えるのにヒューズ素子が用いられている。
通常、正規から予備への切り換えには製造工程の終盤で
一度検査して不良メモリセルが存在するかどうか、存在
するとしたらどの位置に存在するかを明らかにし、その
不良メモリセルが存在する位置にふさわしい予備のワー
ド線、データ線あるいは、ブロックと切り換える。

【００１１】この切り換えに用いるヒューズ素子は非可
逆な手段によって加工される。このヒューズ素子の加工
は製造工程の終盤での検査後実施されるため、通常の半
導体素子では外界の影響を除くために被覆しているパッ
シベーション膜で被われていない。その結果ヒューズ素
子が誤って切断される可能性は他の一般素子より大き
い。

【００１２】

【発明が解決しようとする課題】前記のような従来のヒ
ューズ素子は、一度切断するとこの出力信号を元の状態
に回復できないという問題がある。即ち、ＳＲＡＭにお
いて冗長回路を用いて救済しようとしたのにもかかわら
ず、当該予備メモリセルにも欠陥が存在していた場合に
は救済できず不良品となってしまう。また、切断しよう
と意図しないヒューズ素子が誤って切断された場合でも
回復できなかった。

【００１３】さらに、次のような問題もある。それは、
ヒューズ素子は１つのヒューズ信号に対しては１つのヒ
ューズ素子しか設けていなかったので、当該ヒューズ素
子が誤って切断された場合でも正規に切断された場合と
同様に動作するので誤動作を引き起こしてしまう。即
ち、ＳＲＡＭにおいて冗長回路を用いて救済しようとし
た場合に、所定の不良メモリセルとは異なるメモリセル
を救済してしまい結果として救済できず不良品となって
しまう。

【００１４】本発明の第１の目的は、切断しようと意図
しないヒューズ素子が誤って切断された場合でも、出力
信号を元の状態に回復することが可能な技術を提供する
ことにある。

【００１５】本発明の第２の目的は、切断しようと意図
しないヒューズ素子が誤って切断された場合でも、出力
信号の変化を防止することが可能な技術を提供すること
にある。

【００１６】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【００１７】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１８】（１）本発明のヒューズ装置は、正規の回
路ブロックを予備の回路ブロックと置き換えるヒューズ
装置であって、前記ヒューズ装置は、並列に接続した第
１のヒューズ素子と第１の負荷素子とからなる並列回路
と、直列に接続した第２のヒューズ素子と第２の負荷素
子とからなる直列回路とを直列に接続し、前記並列回路
と直列回路との接続点に出力信号を取り出す端子を設
け、前記並列回路の他点及び直列回路の他点の一方に高
電位側の電源電圧端子を設けるとともに、他方に低電位
側の電源電圧端子を設けている。

【００１９】（２）本発明のヒューズ装置は、正規の回
路ブロックを予備の回路ブロックと置き換えるヒューズ
装置であって、前記ヒューズ装置は、直列に接続した第
１のヒューズ素子と第１の負荷素子とからなる第１の直
列回路と、直列に接続した第２のヒューズ素子と第２の
負荷素子とからなる第２の直列回路と、前記第１の直列
回路の第１のヒューズ素子と第１の負荷素子との接続点
及び第２の直列回路の第２のヒューズ素子と第２の負荷
素子との接続点を各々入力端子とするとともに出力端子
を出力信号を取り出す端子とするエクスクルーシブノア
ゲート回路とを接続し、前記第１及び第２の直列回路の
第１のヒューズ素子及び第２のヒューズ素子にともに高
電位側の電源電圧端子を設けるとともに、前記第１及び
第２の直列回路の第１の負荷素子及び第２の負荷素子に
ともに低電位側の電源電圧端子を設けている。

【００２０】（３）本発明のヒューズ装置は、正規の回
路ブロックを予備の回路ブロックと置き換えるヒューズ
装置であって、前記ヒューズ装置は、直列に接続した第
１のヒューズ素子と第１の負荷素子とからなる第１の直
列回路と、直列に接続した第２のヒューズ素子と第２の
負荷素子とからなる第２の直列回路と、前記第１の直列
回路の第１のヒューズ素子と第１の負荷素子との接続点
及び第２の直列回路の第２のヒューズ素子と第２の負荷
素子との接続点を各々入力端子とするとともに出力端子
を出力信号を取り出す端子とするゲート回路とを接続
し、前記第１の直列回路の第１のヒューズ素子及び第１
の負荷素子の一方に高電位側の電源電圧端子を設けると
ともに他方に低電位側の電源電圧端子を設け、前記第２
の直列回路の第２のヒューズ素子及び第２の負荷素子の
一方に高電位側の電源電圧端子を設けるとともに他方に
低電位側の電源電圧端子を設けている。

【００２１】（４）本発明の半導体集積回路装置は、正
規の複数の回路ブロックとともに予備の複数の回路ブロ
ックを有し、さらに前記正規の複数の回路ブロックを前
記予備の複数の回路ブロックと置き換えるヒューズ装置
を有する半導体集積回路装置であって、前記ヒューズ装
置は、請求項１乃至６のいずれか１項に記載の構成のヒ
ューズ装置からなる。

【００２２】上述した（１）の手段によれば、まず第
１、第２のヒューズ素子ともに切断前の状態では、並列
に接続した第１のヒューズ素子と第１の負荷素子の合成
抵抗値は第１のヒューズ素子より第１の負荷素子の抵抗
値を十分大きく設定しているので、出力信号は第１のヒ
ューズ素子と直列に接続した第２のヒューズ素子と第２
の負荷素子の間で分圧される電圧となる。このとき、第
１のヒューズ素子の抵抗値を第２のヒューズ素子と第２
の負荷素子の抵抗値の和より十分小さく設定することに
より、出力信号はほぼ例えば高電位側の電源電圧とな
る。

【００２３】つぎに、第１のヒューズ素子を切断すると
出力信号は第１の負荷素子と直列に接続した第２のヒュ
ーズ素子と第２の負荷素子の間で分圧される電圧とな
る。このとき、第１の負荷素子の抵抗値を第２のヒュー
ズ素子と第２の負荷素子の抵抗値の和より十分大きく設
定することにより、出力信号はほぼ例えば低電位側の電
源電圧となる。さらに、第２のヒューズ素子を切断する
と出力端子は、例えば低電位側の電源電圧端子とは完全
に切り離されるので出力信号は例えば高電位側の電源電
圧となる。

【００２４】即ち、第１のヒューズ素子を切断した後
に、この状態を検出して、第２のヒューズ素子を故意に
切断することによって、両方のヒューズ素子を切断する
前の出力信号を得ることができる。これにより、切断し
ようと意図しないヒューズ素子が誤って切断された場合
でも、出力信号を元の状態に回復することが可能とな
る。

【００２５】上述した（２）の手段によれば、まず第
１、第２のヒューズ素子ともに切断前の状態では、第１
及び第２のヒューズ素子の抵抗値は各々第１及び第２の
負荷素子の抵抗値よりも十分小さく設定することによ
り、第１及び第２のヒューズ素子のそれぞれの出力信号
はほぼ高電位側の電源電圧となり、エクスクルーシブノ
アゲート回路の出力信号は高電位側の電源電圧となる。

【００２６】つぎに、第１あるいは第２のヒューズ素子
のいずれか一方を切断すると、第１及び第２のヒューズ
素子の一方のみの出力信号が低電位側の電源電圧とな
り、エクスクルーシブノアゲート回路の出力信号は低電
位側の電源電圧となる。さらに、第１及び第２のヒュー
ズ素子を切断することにより、第１及び第２のヒューズ
素子の出力信号はともに低電位側の電源電圧となり、エ
クスクルーシブノアゲート回路の出力信号は高電位側の
電源電圧となる。

【００２７】即ち、第１あるいは第２のヒューズ素子の
一方が誤って切断された場合でも、出力信号の変化を防
止することができる。これにより、切断しようと意図し
ないヒューズ素子が誤って切断された場合でも、出力信
号の変化を防止することが可能となる。

【００２８】上述した（３）の手段によれば、まず第１
及び第２のヒューズ素子ともに切断前の状態では、第１
のヒューズ素子より第１の負荷素子の抵抗値を十分大き
く設定することにより、また、例えば第１のヒューズ素
子を高電位側の電源電圧に、かつ例えば第１の負荷素子
を低電位側の電源電圧に接続することにより、第１の直
列回路の出力信号は高電位側の電源電圧となる。

【００２９】同様に、例えば第２のヒューズ素子より第
２の負荷素子の抵抗値を十分大きく設定することによ
り、また例えば第２のヒューズ素子を高電位側の電源電
圧に、かつ例えば第２の負荷素子を低電位側の電源電圧
に接続することにより、第２の直列回路の出力信号も高
電位側の電源電圧となる。

【００３０】その結果、第１及び第２の直列回路の出力
信号はともに高電位側の電源電圧であるので、第１及び
第２の直列回路の出力信号を入力とする例えばノアゲー
ト回路の出力信号は低電位側の電源電圧となる。

【００３１】つぎに、第１あるいは第２のヒューズ素子
のうちどちらか一方を切断しても、他方のヒューズ素子
を含む直列回路の出力信号は高電位側の電源電圧のまま
であるので、ノアゲート回路の出力信号は低電位側の電
源電圧のままである。さらに、第１及び第２のヒューズ
素子の両方を切断すると、第１及び第２の直列回路の出
力信号はともに低電位側の電源電圧となるので、ノアゲ
ート回路の出力信号は高電位側の電源電圧となる。

【００３２】さらに、第１及び第２のヒューズ素子より
第１及び第２の負荷素子の抵抗値をそれぞれ十分大きく
設定することにより、また第１及び第２のヒューズ素子
を低電位側の電源電圧に、第１及び第２の負荷素子を高
電位側の電源電圧に接続することにより、そして第１及
び第２の直列回路の出力信号を入力とした例えばナンド
ゲート回路を用いる構成とした場合には、第１及び第２
のヒューズ素子ともに切断前の状態では第１及び第２の
直列回路の出力信号はともに低電位側の電源電圧である
ので、ナンドゲート回路の出力信号は高電位側の電源電
圧となる。

【００３３】つぎに、第１あるいは第２のヒューズ素子
のうちどちらか一方を切断しても、他方のヒューズ素子
を含む直列回路の出力信号は低電位側の電源電圧のまま
であるので、ナンドゲート回路の出力信号は高電位側の
電源電圧のままである。さらに、第１及び第２のヒュー
ズ素子の両方を切断すると、第１及び第２の直列回路の
出力信号はともに高電位側の電源電圧となるので、ナン
ドゲート回路の出力信号は低電位側の電源電圧となる。

【００３４】即ち、第１及び第２のヒューズ素子の両方
を切断することによって、初めて両方のヒューズ素子を
切断する前と逆相の出力信号を得ることができる。これ
により、切断しようと意図しないヒューズ素子が誤って
１本切断された場合でも、出力信号を元の状態に回復す
ることが可能となる。

【００３５】上述した（４）の手段によれば、前記した
（１）乃至（３）の手段により構成されたヒューズ装置
を用いて半導体集積回路装置を構成することにより、切
断しようと意図しないヒューズ素子が誤って切断された
場合でも出力信号を元の状態に回復することが可能な、
あるいは切断しようと意図しないヒューズ素子が誤って
切断された場合でも出力信号の変化を防止することが可
能なヒューズ装置の動作によって、不良の回路ブロック
を救済することが可能となる。

【００３６】以下、本発明について、図面を参照して実
施形態とともに詳細に説明する。

【００３７】なお、実施形態を説明するための全図にお
いて、同一機能を有するものは同一符号を付け、その繰
り返しの説明は省略する。

【００３８】

【発明の実施の形態】

（実施形態１）図１は本発明の実施形態１によるヒュー
ズ装置を示すもので、（ａ）は構成図、（ｂ）は動作の
説明図である。図１（ａ）において１は高電位側の電源
電圧端子、２は低電位側の電源電圧端子、３はヒューズ
回路の出力端子である。４は第１のヒューズ素子、５は
第２のヒューズ素子、６は第１の負荷素子、７は第２の
負荷素子である。高電位側の電源電圧端子１と出力端子
３の間に並列に接続した第１のヒューズ素子４と第１の
負荷素子６を設けている。さらに、低電位側の電源電圧
端子２と、出力端子の間に直列に接続した第２のヒュー
ズ素子５と第２の負荷素子７を、低電位側の電源電圧端
子２側に第２のヒューズ素子５、出力端子３側に第２の
負荷素子７となるように設けてヒューズ装置を構成して
いる。このとき、第１のヒューズ素子４より第１の負荷
素子６の抵抗値を十分大きく設定しておき、さらに第２
のヒューズ素子５と第２の負荷素子７の抵抗値の和を第
１のヒューズ素子４の抵抗値より十分大きく設定してお
く。そしてさらに、第１の負荷素子６の抵抗値を第２の
ヒューズ素子５と第２の負荷素子７の抵抗値の和より十
分大きく設定しておく。

【００３９】次に本実施形態１によるヒューズ装置の動
作を説明する。まず第１のヒューズ素子４、第２のヒュ
ーズ素子５ともに切断前の状態の動作を説明する。第１
のヒューズ素子４より第１の負荷素子６の抵抗値を十分
大きく設定しているので並列に接続した第１のヒューズ
素子４と第１の負荷素子６の合成抵抗値はほぼ第１のヒ
ューズ素子４の抵抗値となり、出力端子３の電圧は第１
のヒューズ素子４と第２の負荷素子７と第２のヒューズ
素子５との間で分圧される電圧となる。このとき、第２
のヒューズ素子７と第２の負荷素子５の抵抗値の和は第
１のヒューズ素子４の抵抗値より十分大きく設定してい
るので、図１（ｂ）に示すように、出力端子３の電圧は
ほぼ高電位側（Ｈ：ハイレベル）の電源電圧となる。

【００４０】つぎに、第１のヒューズ素子４を切断する
と出力端子３の電圧は第１の負荷素子６と直列に接続し
た第２の負荷素子７と第２のヒューズ素子５との間で分
圧される電圧となる。このとき、第１の負荷素子６の抵
抗値を第２のヒューズ素子５と第２の負荷素子７の抵抗
値の和より十分大きく設定しているので、図１（ｂ）に
示すように、出力端子３の電圧はほぼ低電位側（Ｌ：ロ
ウレベル）の電源電圧となる。

【００４１】さらに、第２のヒューズ素子５を切断する
と出力端子３は、低電位側の電源電圧端子２とは完全に
切り離されるので、図１（ｂ）に示すように、出力端子
３の電圧は高電位側（Ｈ）の電源電圧となる。

【００４２】以上のような本実施形態１によれば次のよ
うな効果が得られる。

【００４３】何らかの原因によって第１のヒューズ素子
４が切断した後に、この状態を検出して第２のヒューズ
素子５を故意に切断することによって、両方のヒューズ
素子４、５が切断する前の出力信号を得ることができの
で、切断しようと意図しないヒューズ素子が誤って切断
された場合でも、出力信号を元の状態に回復することが
可能となる。

【００４４】（実施形態２）図２は本発明の実施形態２
によるヒューズ装置を示すもので、（ａ）は構成図、
（ｂ）は動作の説明図である。高電位側の電源電圧端子
１と出力端子３の間に直列に接続した第２のヒューズ素
子５と第２の負荷素子７を、高電位側の電源電圧端子１
側に第２のヒューズ素子５、出力端子３側に第２の負荷
素子７となるように設けてさらに、低電位側の電源電圧
端子２と、出力端子３の間に並列に接続した第１のヒュ
ーズ素子４と第１の負荷素子６を設けてヒューズ装置を
構成している。このとき、第１のヒューズ素子４より第
１の負荷素子６の抵抗値を十分大きく設定しておき、さ
らに第２のヒューズ素子５と第２の負荷素子７の抵抗値
の和を第１のヒューズ素子４の抵抗値より十分大きく設
定しておく。そしてさらに、第１の負荷素子６の抵抗値
を第２のヒューズ素子５と第２の負荷素子７の抵抗値の
和より十分大きく設定しておく。

【００４５】次に本実施形態２によるヒューズ装置の動
作を説明する。まず第１のヒューズ素子４、第２のヒュ
ーズ素子５ともに切断前の状態の動作を説明する。第１
のヒューズ素子４より第１の負荷素子６の抵抗値を十分
大きく設定しているので並列に接続した第１のヒューズ
素子４と第１の負荷素子６の合成抵抗値はほぼ第１のヒ
ューズ素子４の抵抗値となり、出力端子３の電圧は第１
のヒューズ素子４と第２の負荷素子７と第２のヒューズ
素子５との間で分圧される電圧となる。このとき、第２
のヒューズ素子７と第２の負荷素子５の抵抗値の和は第
１のヒューズ素子４の抵抗値より十分大きく設定してい
るので、図２（ｂ）に示すように、出力端子３の電圧は
ほぼ低電位側（Ｌ）の電源電圧となる。

【００４６】つぎに、第１のヒューズ素子４を切断する
と出力端子３の電圧は第１の負荷素子６と直列に接続し
た第２の負荷素子７と第２のヒューズ素子５との間で分
圧される電圧となる。このとき、第１の負荷素子６の抵
抗値を第２のヒューズ素子５と第２の負荷素子７の抵抗
値の和より十分大きく設定しているので、図２（ｂ）に
示すように、出力端子３の電圧はほぼ高電位側（Ｈ）の
電源電圧となる。

【００４７】さらに、第２のヒューズ素子５を切断する
と出力端子３は、高電位側の電源電圧端子１とは完全に
切り離されるので、図２（ｂ）に示すように、出力端子
３の電圧は低電位側（Ｌ）の電源電圧となる。

【００４８】以上のような本実施形態２においても、何
らかの原因によって第１のヒューズ素子４が切断した後
に、この状態を検出して第２のヒューズ素子５を故意に
切断することによって、両方のヒューズ素子４、５が切
断する前の出力信号を得ることができので、切断しよう
と意図しないヒューズ素子が誤って切断された場合で
も、出力信号を元の状態に回復することが可能となる。

【００４９】（実施形態３）図３は本発明の実施形態３
によるヒューズ装置を示すもので、（ａ）は構成図、
（ｂ）は動作の説明図である。高電位側の電源電圧端子
１と低電位側の電源電圧端子２の間に直列に接続した第
１のヒューズ素子４と第１の負荷素子６を、高電位側の
電源電圧端子１側に第１のヒューズ素子４、低電位側の
電源電圧端子２側に第１の負荷素子６となるように設け
て第１のヒューズ装置を構成し、さらに高電位側の電源
電圧端子１と低電位側の電源電圧端子２の間に直列に接
続した第２のヒューズ素子５と第２の負荷素子７を、高
電位側の電源電圧端子１側に第２のヒューズ素子５、低
電位側の電源電圧端子２側に第１の負荷素子７となるよ
うに設けて第２のヒューズ装置を構成している。８は第
１のヒューズ素子４の出力端子、９は第２のヒューズ素
子５の出力端子であり、１２は第１のヒューズ素子４の
出力端子８と第２のヒューズ素子５の出力端子９を入力
とするＥＮＯＲ（エクスクルーシブノア）回路である。
このとき、第１のヒューズ素子４より第１の負荷素子６
の抵抗値を十分大きく設定しておき、さらに第２のヒュ
ーズ素子５より第２の負荷素子７の抵抗値を十分大きく
設定しておく。

【００５０】次に本実施形態３によるヒューズ装置の動
作を説明する。まず第１のヒューズ素子４、第２のヒュ
ーズ素子５ともに切断前の状態の動作を説明する。第１
のヒューズ素子４より第１の負荷素子６の抵抗値を十分
大きく設定しているので、第１のヒューズ素子４の出力
端子８の電圧はほぼ高電位側の電源電圧となる。同様に
第２のヒューズ素子５より第２の負荷素子７の抵抗値を
十分大きく設定しているので、第２のヒューズ素子５の
出力端子９の電圧はほぼ高電位側の電源電圧となる。従
ってＥＮＯＲ回路１２の出力端子３の電圧は、図３
（ｂ）に示すように、高電位側（Ｈ）の電源電圧とな
る。

【００５１】つぎに、第１のヒューズ素子４あるいは第
２のヒューズ素子５のどちらか一方のみを切断すると第
１のヒューズ素子４の出力電圧あるいは第２のヒューズ
素子５の出力電圧のどちらか一方のみが低電位側の電源
電圧となり、ＥＮＯＲ回路１２の出力端子３の電圧は、
図３（ｂ）に示すように、低電位側（Ｌ）の電源電圧と
なる。

【００５２】さらに、第１のヒューズ素子４と第２のヒ
ューズ素子５の両方を切断すると第１のヒューズ素子４
の出力電圧及び第２のヒューズ素子５の出力電圧の両方
が低電位側の電源電圧となり、ＥＮＯＲ回路１２の出力
端子３の電圧は、図３（ｂ）に示すように、高電位側
（Ｈ）の電源電圧となる。

【００５３】以上のような本実施形態３においても、何
らかの原因によって第１のヒューズ素子４が切断した後
に、この状態を検出して第２のヒューズ素子５を故意に
切断することによって、両方のヒューズ素子４、５が切
断する前の出力信号を得ることができるので、切断しよ
うと意図しないヒューズ素子が誤って切断された場合で
も、出力信号を元の状態に回復することが可能となる。

【００５４】（実施形態４）図４は本発明の実施形態４
によるヒューズ装置を示すもので、（ａ）は構成図、
（ｂ）は動作の説明図である。高電位側の電源電圧端子
１と低電位側の電源電圧端子２の間に直列に接続した第
１のヒューズ素子４と第１の負荷素子６を、高電位側の
電源電圧端子１側に第１のヒューズ素子４、低電位側の
電源電圧端子２側に第１の負荷素子６となるように設け
て第１のヒューズ装置を構成し、さらに高電位側の電源
電圧端子１と低電位側の電源電圧端子２の間に直列に接
続した第２のヒューズ素子５と第２の負荷素子７を、高
電位側の電源電圧端子１側に第２のヒューズ素子４、低
電位側の電源電圧端子２側に第１の負荷素子７となるよ
うに設けて第２のヒューズ装置を構成している。８は第
１のヒューズ素子４の出力端子、９は第２のヒューズ素
子５の出力端子であり、１０は第１のヒューズ素子４の
出力端子８と第２のヒューズ素子５の出力端子９を入力
とするＮＯＲ回路である。このとき、第１のヒューズ素
子４より第１の負荷素子６の抵抗値を十分大きく設定し
ておき、さらに第２のヒューズ素子５より第２の負荷素
子７の抵抗値を十分大きく設定しておく。

【００５５】次に本実施形態４によるヒューズ装置の動
作を説明する。まず第１のヒューズ素子４、第２のヒュ
ーズ素子５ともに切断前の状態の動作を説明する。第１
のヒューズ素子４より第１の負荷素子６の抵抗値を十分
大きく設定しているので、第１のヒューズ素子４の出力
端子８の電圧はほぼ高電位側の電源電圧となる。同様に
第２のヒューズ素子５より第２の負荷素子７の抵抗値を
十分大きく設定しているので、第２のヒューズ素子５の
出力端子９の電圧はほぼ高電位側の電源電圧となる。従
ってＮＯＲ回路１０の出力端子３の電圧は、図４（ｂ）
に示すように、低電位側（Ｌ）の電源電圧となる。

【００５６】つぎに、第１のヒューズ素子４あるいは第
２のヒューズ素子５のどちらか一方のみを切断すると第
１のヒューズ素子４の出力電圧あるいは第２のヒューズ
素子５の出力電圧のどちらか一方のみが低電位側の電源
電圧となるが、ＮＯＲ回路１０の出力端子３の電圧は、
図４（ｂ）に示すように、低電位側（Ｌ）の電源電圧の
ままである。

【００５７】さらに、第１のヒューズ素子４と第２のヒ
ューズ素子５の両方をを切断すると第１のヒューズ素子
４の出力電圧及び第２のヒューズ素子５の出力電圧の両
方が低電位側の電源電圧となり、ＮＯＲ回路１０の出力
端子３の電圧は、図４（ｂ）に示すように、高電位側
（Ｈ）の電源電圧となる。

【００５８】以上のような本実施形態４によれば、何ら
かの原因によって、第１のヒューズ素子４あるいは第２
のヒューズ素子５の一方が切断しても出力は変化せず、
第１及び第２のヒューズ素子４、５が切断して出力を変
化させるので、切断しようと意図しないヒューズ素子が
誤って１本切断された場合でも、出力信号の変化を防止
することが可能となる。

【００５９】（実施形態５）図５は本発明の実施形態５
によるヒューズ装置を示すもので、（ａ）は構成図、
（ｂ）は動作の説明図である。高電位側の電源電圧端子
１と低電位側の電源電圧端子２の間に直列に接続した第
１のヒューズ素子４と第１の負荷素子６を、低電位側の
電源電圧端子１側に第１のヒューズ素子４、高電位側の
電源電圧端子２側に第１の負荷素子６となるように設け
て第１のヒューズ装置を構成し、さらに高電位側の電源
電圧端子１と低電位側の電源電圧端子２の間に直列に接
続した第２のヒューズ素子５と第２の負荷素子７を、低
電位側の電源電圧端子１側に第２のヒューズ素子４、高
電位側の電源電圧端子２側に第１の負荷素子７となるよ
うに設けて第２のヒューズ装置を構成している。８は第
１のヒューズ素子の出力端子、９は第２のヒューズ素子
の出力端子であり、１１は第１のヒューズ素子４の出力
端子８と第２のヒューズ素子５の出力端子９を入力とす
るＮＡＮＤ回路である。このとき、第１のヒューズ素子
４より第１の負荷素子６の抵抗値を十分大きく設定して
おき、さらに第２のヒューズ素子５より第２の負荷素子
７の抵抗値を十分大きく設定しておく。

【００６０】次に本実施形態４によるヒューズ装置の動
作を説明する。まず第１のヒューズ素子４、第２のヒュ
ーズ素子５ともに切断前の状態の動作を説明する。第１
のヒューズ素子４より第１の負荷素子６の抵抗値を十分
大きく設定しているので、第１のヒューズ素子の出力端
子８の電圧はほぼ低電位側の電源電圧となる。同様に第
２のヒューズ素子７より第２の負荷素子５の抵抗値を十
分大きく設定しているので、第２のヒューズ素子の出力
端子９の電圧はほぼ低電位側の電源電圧となる。従って
ＮＡＮＤ回路１１の出力端子３の電圧は、図５（ａ）に
示すように、高電位側（Ｈ）の電源電圧となる。

【００６１】つぎに、第１のヒューズ素子４あるいは第
２のヒューズ素子５のどちらか一方のみを切断すると第
１のヒューズ素子の出力電圧あるいは第２のヒューズ素
子の出力電圧のどちらか一方のみが高電位側の電源電圧
となるが、ＮＡＮＤ回路１１の出力端子３の電圧は、図
５（ｂ）に示すように、高電位側（Ｈ）の電源電圧のま
まである。

【００６２】さらに、第１のヒューズ素子４と第２のヒ
ューズ素子５の両方をを切断すると第１のヒューズ素子
４の出力電圧及び第２のヒューズ素子５の出力電圧の両
方が高電位側の電源電圧となり、ＮＡＮＤ回路１１の出
力端子３の電圧は、図５（ｂ）に示すように、低電位側
（Ｌ）の電源電圧となる。

【００６３】以上のような本実施形態４によれば、何ら
かの原因によって、第１のヒューズ素子４あるいは第２
のヒューズ素子５の一方が切断しても出力は変化せず、
第１及び第２のヒューズ素子４、５が切断して出力を変
化させるので、切断しようと意図しないヒューズ素子が
誤って１本切断された場合でも、出力信号の変化を防止
することが可能となる。

【００６４】（実施形態６）図６は本発明の実施形態６
によるＳＲＡＭ（スタテック・ランダム・アクセス・メ
モリ）示すブロック図で、実施形態１乃至５のいずれか
の構成のヒューズ装置を用いて構成した例を示すもので
ある。このＳＲＡＭは、特に制限されないが、一例とし
て、３２キロワード×３２ビット構成の１ＭビットＳＲ
ＡＭとされ、公知の半導体集積回路製造技術により、単
結晶シリコン基板などの一つの半導体基板に形成されて
いる。２０１は複数個のスタティック型メモリセルをマ
トリクス配置したメモリセルアレイであり、メモリセル
の選択端子はロウ方向毎にワード線に結合され、メモリ
セルのデータ入出力端子はカラム方向毎に相補データ線
（相補ビット線とも称される）に結合される。２０５は
カラム系周辺回路であり、このカラム系周辺回路２０５
には、相補データ線に結合された複数のデータ線負荷回
路やメモリセルデータ増幅のための差動増幅回路、カラ
ム系選択のためのカラム選択回路などが含まれる。それ
ぞれの相補データ線は、相補データ線に１対１で結合さ
れた複数個のカラムスイッチを介して相補コモンデータ
線に共通接続されている。

【００６５】外部より入力されるＸアドレス２０７は、
それに対応して配置されたバッファ（図示せず）を介し
てＸデコーダ及びドライバ２０２に伝達される。また、
Ｙアドレス２０８は、それに対応して配置されたバッフ
ァ（図示せず）を介してＹデコーダ及びドライバ２０３
に伝達される。Ｘデコーダ及びドライバ２０２の出力信
号に基づいて、入力アドレス信号に対応するワード線が
選択レベルに駆動される。所定のワード線が駆動される
と、このワード線に結合された全てのメモリセルが選択
される。また、Ｙデコーダ及びドライバ２０３は、これ
に供給されるアドレス信号に対応するカラムスイッチを
オン動作させて、対応する相補データ線を相補コモンデ
ータ線に導通させる。メモリセルデータは、出力回路２
０６を介して外部出力可能とされる。この出力データ
は、特に制限されないが、３２ビット構成とされ、２１
０で示される。書込み回路２０４には、書き込みパルス
幅を規制するための書込み制御信号ＷＴＰ（図示せず）
や書込みデータ２０９が入力されるようになっている。
外部から書込みデータ２０９が与えられると、その書込
みデータに従って相補コモンデータ線が駆動され、それ
により、アドレス信号によって選択された相補データ線
を介して所定のメモリセルにそのデータに応ずる電荷情
報が蓄積される。

【００６６】次に冗長デコーダを用いた場合の動作を説
明する。図６において２１３及び２１４は、複数個のス
タティック型メモリセルをマトリクス配置した冗長メモ
リセルアレイであり、メモリセルの選択端子はロウ方向
毎に冗長ワード線に結合され、メモリセルのデータ入出
力端子はカラム方向毎に冗長相補データ線（冗長相補ビ
ット線とも称される）に結合される。２１５は冗長カラ
ム系周辺回路であり、この冗長カラム系周辺回路２１５
には、冗長相補データ線に結合された複数のデータ線負
荷回路やメモリセルデータ増幅のための冗長差動増幅回
路、カラム系選択のための冗長カラム選択回路などが含
まれる。それぞれの冗長相補データ線は、冗長相補デー
タ線に１対１で結合された複数個の冗長カラムスイッチ
を介して相補コモンデータ線に共通接続されている。

【００６７】１０１及び１０３はそれぞれＸアドレス用
冗長ヒューズ、Ｙアドレス用冗長ヒューズである。１０
２及び１０４はそれぞれＸアドレス用冗長ヒューズ信
号、Ｙアドレス用冗長ヒューズ信号である。Ｘアドレス
用冗長ヒューズ１０１及びＹアドレス用冗長ヒューズ１
０３を本発明の各実施形態によるヒューズ装置で構成し
ている。

【００６８】冗長使用時には以下のような動作となる。
不良メモリセルを含むワード線あるいは相補データ線を
選択するようなＸアドレス、Ｙアドレスが入力される
と、Ｘアドレス用冗長ヒューズ信号１０２あるいはＹア
ドレス用冗長ヒューズ信号１０４に応じて、Ｘデコーダ
及びドライバ２０２内の不良メモリセルを含むのワード
線あるいはＹデコーダ及びドライバ２０３内の不良メモ
リセルを含む相補データ線を非選択状態にし、さらに対
応する冗長Ｘデコーダ及び冗長ドライバ２１１内の冗長
ワード線あるいは冗長Ｙデコーダ及び冗長ドライバ２１
２内の冗長相補データ線を選択状態にする。これによ
り、冗長Ｘデコーダ及び冗長ドライバ２１１の出力信号
に基づいて、入力アドレス信号に対応する冗長ワード線
が選択レベルに駆動される。所定の冗長ワード線が駆動
されると、この冗長ワード線に結合された全ての冗長メ
モリセルが選択される。

【００６９】また、冗長Ｙデコーダ及び冗長ドライバ２
１２は、これに供給されるアドレス信号に対応する冗長
カラムスイッチをオン動作させて、対応する冗長相補デ
ータ線を相補コモンデータ線に導通させる。冗長メモリ
セルデータは、出力回路２０６を介して外部出力可能と
される。書込み時には通常動作時と同様に外部から書込
みデータ２０９が与えられると、その書込みデータに従
って相補コモンデータ線が駆動され、それにより、アド
レス信号によって選択された相補データ線を介して所定
のメモリセルにそのデータに応ずる電荷情報が蓄積され
る。

【００７０】以上のような本実施形態６によれば、実施
形態１乃至５のいずれかの構成によるヒューズ装置を用
いて半導体集積回路装置を構成することにより、切断し
ようと意図しないヒューズ素子が誤って切断された場合
でも出力信号を元の状態に回復することが可能な、ある
いは切断しようと意図しないヒューズ素子が誤って１本
切断された場合でも出力信号の変化を防止することが可
能なヒューズ装置の動作が行われるので、不良の回路ブ
ロックを救済することが可能となる。

【００７１】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。

【００７２】例えば前記実施形態ではＳＲＡＭに適用し
た例で説明したが、これに限らずＬＳＩ一般に対して適
用することができる。

【００７３】又、抵抗素子は拡散抵抗、金属体あるいは
半導体などを用いた各種抵抗を用いることができる。

【００７４】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００７５】（１）何らかの原因によって第１のヒュー
ズ素子が切断した後に、この状態を検出して第２のヒュ
ーズ素子を故意に切断することによって、両方のヒュー
ズ素子が切断する前の出力信号を得ることができので、
切断しようと意図しないヒューズ素子が誤って切断され
た場合でも、出力信号を元の状態に回復することが可能
となる。

【００７６】（２）何らかの原因によって、第１のヒュ
ーズ素子あるいは第２のヒューズ素子の一方が切断して
も出力は変化せず、第１及び第２のヒューズ素子が切断
して出力を変化させるので、切断しようと意図しないヒ
ューズ素子が誤って切断された場合でも、出力信号の変
化を防止することが可能となる。

【図面の簡単な説明】

【図１】本発明の実施形態１によるヒューズ装置を示す
もので、（ａ）は構成図、（ｂ）は動作の説明図であ
る。

【図２】本発明の実施形態２によるヒューズ装置を示す
もので、（ａ）は構成図、（ｂ）は動作の説明図であ
る。

【図３】本発明の実施形態３によるヒューズ装置を示す
もので、（ａ）は構成図、（ｂ）は動作の説明図であ
る。

【図４】本発明の実施形態４によるヒューズ装置を示す
もので、（ａ）は構成図、（ｂ）は動作の説明図であ
る。

【図５】本発明の実施形態５によるヒューズ装置を示す
もので、（ａ）は構成図、（ｂ）は動作の説明図であ
る。

【図６】本発明の実施形態６による半導体集積回路装置
を示すブロック図である。

【符号の説明】

１…高電位側の電源電圧端子、２…低電位側の電源電圧
端子、３…ヒューズ回路の出力端子、４…第１のヒュー
ズ素子、５…第２のヒューズ素子、６…第１の負荷素
子、７…第２の負荷素子、８…ヒューズ素子の出力端
子、９…ヒューズ素子の出力端子、１０…ＮＯＲ回路、
１１…ＮＡＮＤ回路、１２…ＥＮＯＲ回路、１０１…Ｘ
アドレス用冗長ヒューズ、１０２…Ｘアドレス用冗長ヒ
ューズ信号、１０３…Ｙアドレス用冗長ヒューズ、１０
４…Ｙアドレス用冗長ヒューズ信号、２０１…メモリセ
ルアレイ、２０２…Ｘデコーダ及びドライバ、２０３…
Ｙデコーダ及びドライバ、２０４…書込み回路、２０５
…カラム系周辺回路、２０６…出力回路、２０７…Ｘア
ドレス、２０８…Ｙアドレス、２０９…書込みデータ、
２１０…出力データ、２１１…冗長Ｘデコーダ及び冗長
ドライバ、２１２…冗長Ｙデコーダ及び冗長ドライバ、
２１３…冗長メモリセルアレイ、２１４…冗長メモリセ
ルアレイ、２１５…冗長カラム系周辺回路。

Claims (8)

【特許請求の範囲】
1. 【請求項１】 正規の回路ブロックを予備の回路ブロッ
   クと置き換えるヒューズ装置であって、前記ヒューズ装
   置は、並列に接続した第１のヒューズ素子と第１の負荷
   素子とからなる並列回路と、直列に接続した第２のヒュ
   ーズ素子と第２の負荷素子とからなる直列回路とを直列
   に接続し、前記並列回路と直列回路との接続点に出力信
   号を取り出す端子を設け、前記並列回路の他点及び直列
   回路の他点の一方に高電位側の電源電圧端子を設けると
   ともに、他方に低電位側の電源電圧端子を設けることを
   特徴とするヒューズ装置。
2. 【請求項２】 前記第１の負荷素子の抵抗値は前記第１
   のヒューズ素子の抵抗値より十分大きく、かつ前記第２
   のヒューズ素子と第２の負荷素子との抵抗値の和は前記
   第１のヒューズ素子より十分大きいとともに、前記第１
   の負荷素子の抵抗値は前記第２のヒューズ素子と第２の
   負荷素子との抵抗値の和よりも十分大きいことを特徴と
   する請求項１に記載のヒューズ装置。
3. 【請求項３】 正規の回路ブロックを予備の回路ブロッ
   クと置き換えるヒューズ装置であって、前記ヒューズ装
   置は、直列に接続した第１のヒューズ素子と第１の負荷
   素子とからなる第１の直列回路と、直列に接続した第２
   のヒューズ素子と第２の負荷素子とからなる第２の直列
   回路と、前記第１の直列回路の第１のヒューズ素子と第
   １の負荷素子との接続点及び第２の直列回路の第２のヒ
   ューズ素子と第２の負荷素子との接続点を各々入力端子
   とするとともに出力端子を出力信号を取り出す端子とす
   るエクスクルーシブノアゲート回路とを接続し、前記第
   １及び第２の直列回路の第１のヒューズ素子及び第２の
   ヒューズ素子にともに高電位側の電源電圧端子を設ける
   とともに、前記第１及び第２の直列回路の第１の負荷素
   子及び第２の負荷素子にともに低電位側の電源電圧端子
   を設けることを特徴とするヒューズ装置。
4. 【請求項４】 正規の回路ブロックを予備の回路ブロッ
   クと置き換えるヒューズ装置であって、前記ヒューズ装
   置は、直列に接続した第１のヒューズ素子と第１の負荷
   素子とからなる第１の直列回路と、直列に接続した第２
   のヒューズ素子と第２の負荷素子とからなる第２の直列
   回路と、前記第１の直列回路の第１のヒューズ素子と第
   １の負荷素子との接続点及び第２の直列回路の第２のヒ
   ューズ素子と第２の負荷素子との接続点を各々入力端子
   とするとともに出力端子を出力信号を取り出す端子とす
   るゲート回路とを接続し、前記第１の直列回路の第１の
   ヒューズ素子及び第１の負荷素子の一方に高電位側の電
   源電圧端子を設けるとともに他方に低電位側の電源電圧
   端子を設け、前記第２の直列回路の第２のヒューズ素子
   及び第２の負荷素子の一方に高電位側の電源電圧端子を
   設けるとともに他方に低電位側の電源電圧端子を設ける
   ことを特徴とするヒューズ装置。
5. 【請求項５】 前記ゲート回路は、ノアゲート回路また
   はナンドゲート回路から構成されることを特徴とする請
   求項４に記載のヒューズ装置。
6. 【請求項６】 前記第１の負荷素子の抵抗値は前記第１
   のヒューズ素子より十分大きく、かつ前記第２の負荷素
   子の抵抗値は前記第２のヒューズ素子より十分大きいこ
   とを特徴とする請求項３乃至５のいずれか１項に記載の
   ヒューズ装置。
7. 【請求項７】 正規の複数の回路ブロックとともに予備
   の複数の回路ブロックを有し、さらに前記正規の複数の
   回路ブロックを前記予備の複数の回路ブロックと置き換
   えるヒューズ装置を有する半導体集積回路装置であっ
   て、前記ヒューズ装置は、請求項１乃至６のいずれか１
   項に記載の構成のヒューズ装置からなることを特徴とす
   る半導体集積回路装置。
8. 【請求項８】 前記半導体集積回路装置は、スタテック
   ・ランダム・アクセス・メモリからなることを特徴とす
   る請求項７に記載の半導体集積回路装置。