JPH038039B2 - - Google Patents

Description

【発明の詳細な説明】 (ア) 発明の技術分野 本発明は、ヒユーズROM（該ヒユーズの断・
続を記憶しているROM）を有する半導体集積回
路に関し、特に該ヒユーズの断・続に応じた制御
信号が発生される制御用回路部分の改良に関す
る。

本発明は主として、冗長構成を有する半導体記
憶装置に適用される。

(イ) 技術の背景 一般に半導体集積回路、特に半導体記憶装置に
おいてはチツプの歩留りを向上させる方法とし
て、冗長回路を予めチツプ内に形成しておき、製
造後の試験で回路内、例えば特定のメモリセルに
不良が発見された場合に、不良が存在する回路を
冗長回路で置換え、このようにして仮に一部分の
メモリセルに不良があつてもチツプ自体は正常動
作をするようにした冗長構成が用いられる。

このような冗長構成を有する半導体記憶装置に
おいては、冗長回路の使用、不使用を制御するた
めに、一般にヒユーズの断・続状態に応じて制御
信号を発生する回路が用いられている。そして該
冗長回路の使用を制御するためのヒユーズを切断
せずにチツプを使用した場合には冗長回路が使用
されないが、ヒユーズを切断した場合には該制御
信号に応じて冗長回路が使用されるように構成さ
れる。

したがつてヒユーズを切断して冗長回路を使用
する場合には、ヒユーズの切断後においては、該
ヒユーズの切断に対応した制御信号の発生が維持
されることが必要である。

(ウ) 従来技術と問題点 従来のヒユーズを有する半導体集積回路、例え
ば冗長構成を有する半導体記憶装置において、ヒ
ユーズの断・続に応じた制御信号が発生される制
御用回路が第１図および第２図に示される。

まず第１図において、３１はヒユーズ、３２は
ヒユーズ切断制御回路、３３はＮチヤンネルトラ
ンジスタ、３４は抵抗である。ヒユーズ３１の一
端には電源電圧V_CC（例えば＋5V）が印加され、
他端はＮチヤンネルトランジスタ３３のドレイン
および抵抗３４の一端に接続される。Ｎチヤンネ
ルトランジスタ３３のゲートにはヒユーズ切断制
御回路３２の出力が接続され、そのソースおよび
抵抗３４の他端の電位はV_SS（例えばOV）とされ
る。制御信号（フラグ信号）Flはヒユーズ３１と
トランジスタ３３との接続点ｃから取り出される
もので、ヒユーズが非溶断すなわち「続」の状態
においては、該接続点ｃの電位はほぼV_CCとな
り、制御信号FlはＨレベルとなる。

いま、メモリチツプ内の不良回路を冗長回路と
置換えるために、所定のヒユーズ切断制御回路３
２によつてトランジスタ３３のゲートにＨレベル
を与えると、トランジスタ３３がオンとなり、該
トランジスタ３３を通してヒユーズ３１に大電流
が流れヒユーズ３１が溶断する。すると接続点ｃ
の電位はほぼ０となり、制御信号FlはＬレベルと
なる。なおヒユーズ３１を溶断する手段として
は、前述したようにトランジスタ３３を通してヒ
ユーズ３１に大電流を流して切断する場合以外に
も、例えばヒユーズ３１にレーザスポツトを位置
合せしそのエネルギーで該ヒユーズを切断するよ
うにしてもよい。

また第２図に示される従来技術は、第１図にお
ける抵抗３４の部分をフリツプフロツプに置換え
たもので、該フリツプフロツプを構成する４個の
トランジスタのうち、トランジスタ３６と３７は
Ｐチヤンネルトランジスタであり、一方トランジ
スタ３８と３９はＮチヤンネルトランジスタであ
る。そして該トランジスタ３６のチヤンネルの巾
Ｗと長さＬとの比すなわちW/Lの値（この値が
大きければ該トランジスタのgmが大となる）を
P₁とし、同様にして他のトランジスタ３７，３
８および３９についての該W/Lの値をそれぞれ
P₂、N₁およびN₂としたとき、P₁／N₁＞P₂／N₂となる ようにする。

以上のように構成したフリツプフロツプのｂ点
をヒユーズ３１とトランジスタ３３との接続点ｃ
に接続し、電源電圧V_CCを印加すると、該フリツ
プフロツプにおけるａ点の電位Pot(a)およびｂ点
の電位Pot(b)は、時間経過とともにそれぞれヒユ
ーズ３１の非溶断時には第３図１に示すように、
またヒユーズ３１の溶断時には第３図２に示すよ
うに変化する。したがつて該ｂ点から制御信号
（フラグ信号）Flを取り出すことによつて、ヒユ
ーズ溶断時には該制御信号をＬレベルとすること
ができる。

ところで上記したような制御信号発生回路にお
いてヒユーズを切断した場合、ヒユーズの溶断状
態には種々の状態があり、完全に溶断した筈のヒ
ユーズがかなりの高抵抗で接続されている場合が
ある。すなわちこの種のヒユーズは通常多結晶シ
リコン等で構成されており、ヒユーズ切断時には
その発熱作用によつてその一部を溶融飛散させる
のであるが例えば信頼性を向上させる等の目的で
特にその表面にPSGなどのカバー膜が被覆され
ているような場合には該溶融による切断が完全に
行なわれず、かなりの高抵抗で接続されている場
合がある。

このような場合に対し、第１図に示される従来
の制御信号発生回路においては、例えば不純物を
ドープした多結晶シリコンで構成された抵抗３４
の抵抗値としてＭΩ（メグオーム）以下の値がと
られており、これによつて上述したようにヒユー
ズと該抵抗との接続点から取り出した制御信号Fl
を、ヒユーズ非溶断時にはＨレベルとし、またヒ
ユーズ溶断時にはＬレベルとしていた。その理由
は、上述のような不完全な溶断によりヒユーズが
高抵抗で接続されていたとしても、その抵抗値は
かなりの高抵抗（一般にＭΩ以上）となつている
から、抵抗３４の抵抗値をＭΩ以下の値（例えば
数十乃至数百ｋΩ程度）とすることによつて、ヒ
ユーズ溶断時には制御信号FlをＬレベルとしてヒ
ユーズ溶断の判定が可能となるものであり、抵抗
３４の抵抗値をそれ以上に高くする必要はないと
考えられていたからである。

また第２図に示されるようなフリツプフロツプ
を用いた制御信号発生回路においても、第１図に
おける抵抗３４に対応するＮチヤンネルトランジ
スタ３９の抵抗成分は数十乃至数百ｋΩ程度とな
つている。

しかしながら上述のようにしてかなりの高抵抗
にはなつたものの、不完全な溶断をしたヒユーズ
は、その後の長時間の使用（電圧印加）中に、そ
の電界の影響又は発熱の影響などによつてヒユー
ズ構成材料である多結晶シリコンがその溶断個所
において再びつながつて低抵抗化して行く所謂グ
ロウバツク（Grow Back）現象を生ずることが
ある。第４図はこの現象を説明するもので、不完
全な溶断をしたヒユーズは溶断初期においてはか
なりの高抵抗他R₀（一般にＭΩ以上）を示すもの
の時間の経過と共に上記グロウバツク現象により
次第に低抵抗化して行く。

したがつて上述したような従来の制御信号発生
回路においては、このようなヒユーズの不完全な
溶断によつて高抵抗で接続されている場合、溶断
初期においてはその高抵抗値にもとづいて接続点
ｃから取り出した制御信号をＬレベルとし、ヒユ
ーズが溶断したものと判定するが、その後の長時
間の使用中に上記グロウバツク現象によつて一旦
溶断した筈のヒユーズが再び低抵抗化し、抵抗３
４の抵抗値あるいはトランジスタ３９の抵抗分よ
り低くなつたような場合には、該制御信号がＨレ
ベルに変化してヒユーズ非溶断と判定することに
なる。このようなことが起ると、一旦不良回路と
置換えられた冗長回路から再び不良回路に切換え
られてしまい、例えば記憶装置の場合であれば、
ヒユーズ溶断初期には不良ビツトの救済が行なわ
れていたにも拘らず、途中で再びその不良ビツト
が再現するという問題点があつた。

(エ) 発明の目的 本発明の目的は、上述した制御信号発生回路
に、完全に溶断したヒユーズに対してのみ溶断と
判定し、不完全な溶断によつてＭΩオーダーの高
抵抗で接続されており、長期間の使用中に低抵抗
化するようなおそれがあるヒユーズに対しては溶
断初期すなわちそのような高抵抗で接続されてい
る状態のときから非溶断と判定するような閾値を
もたせることにより、一旦ヒユーズ溶断と判定し
て発生した制御信号が使用中においてヒユーズ非
溶断に対応する制御信号に変化することを防止
し、ヒユーズを有する半導体集積回路のヒユーズ
溶断動作の信頼性を向上するにある。

(オ) 発明の構成 本発明によれば、ヒユーズと抵抗素子とが直列
に接続され、該ヒユーズと該抵抗素子との接続点
からヒユーズの断・続に応じた制御信号が発生さ
れる制御用回路における該抵抗素子の抵抗値が
10⁸Ω以上に選ばれている。ヒユーズを有する半
導体集積回路が提供される。

(カ) 実施例 第５図は、本発明の一実施例としてのヒユーズ
を有する半導体集積回路が適用される半導体記憶
装置としてスタテイツクRAMが示されている。

該スタテイツクRAMには図示されるように所
定数のワード線W₀，W₁，…とビツト線対B₀，
B₀；B₁，₁；…と、更に１ビツト出力分の冗長
回路用のビツト線対B_R，_Rとが設けられ、それ
らの交叉点には、多数のメモリセルMC₀₀，
MC₁₀，…；MC₀₁，MC₁₁，…；…および冗長回
路用のメモリセルMC_0R，MC_1R，…が接続され
る。更に、所定のワード線を選択するための行選
択デコーダ群１および所定のビツト線対を選択す
るための列選択デコーダ群２が設けられ、例えば
ビツト線対B₁，₁を選択する場合には、該列選
択デコーダ群２中の列選択デコーダ２１から列選
択線Y₁にＨレベルの選択信号が出力される。

そしてこれら行選択デコーダ群および列選択デ
コーダ群によつて所定のワード線およびビツト線
対が選択され、データ出力バツフア５１又は書込
みバツフア５２を通じて所定のメモリセルからの
データ読出し又は所定のメモリへのデータ書込み
が行なわれる。

ここで上記スタテイツクRAMには不良回路部
分と置換えるための冗長回路が設けられており、
該冗長回路として図示の実施例では１列分のメモ
リセルブロツクMCRが設けられる。なお冗長回
路としては、このような１列分のメモリブロツク
のほか、例えば１行分のメモリセルブロツクある
いはそれらの併用など任意に選択することができ
る。

いま仮に第５図示のものにおいて、製造後の試
験によつてメモリセルブロツクMCI中における
何れかのメモリセルに不良があることが発見され
た場合には、該メモリセルを含むメモリセルブロ
ツクMCIを冗長メモリブロツクMCRに置換える
ようにする。そのための手段として第５図に示さ
れるように各列に対応して制御信号発生回路３と
切換回路４とが設けられており、上述したように
メモリセルブロツクMCIを冗長メモリセルブロ
ツクMCRに切換える場合には、該メモリセルブ
ロツクMCIに対応する制御信号発生回路３から
発生される制御信号Flによつて切換回路４を動作
させ、列選択デコーダ２１から出力される列選択
信号を、列選択線Y₁から列選択線Y_Rに切換えて
供給するようにする。したがつてこのような場合
列選択デコーダからＨレベルの列選択信号が出力
されると、メモリセルMCIの代りに冗長メモリ
セルMCRが機能することになる。

第６図は、上記第５図に示されるスタテイツク
RAMにおける制御信号発生回路３、切換回路４
および特定の列選択デコーダ２１の具体的回路の
一例を示す。

列選択デコーダとしては簡単のために４本の入
力アドレス線A₀，₀，A₁，₁が設けられている
場合を示しており、そのうち列選択線Y₁を選択
するデコーダ２１には、アドレス線A₀およびA₁
からの信号がそれぞれトランジスタ２１２および
２１３のゲートに加えられており、その出力すな
わちトランジスタ２１１とこれらトランジスタ２
１２および２１３との接続点からは、アドレス線
A₀およびA₁からの信号が共にＬレベルとなつた
時のみ、Ｈレベルの出力信号が発生することにな
る。

制御信号発生回路３は、ヒユーズ３１、ヒユー
ズ切断制御回路３２、Ｎチヤンネルトランジスタ
３３および抵抗３５とから構成される。ヒユーズ
３１を溶するには、前述したようにヒユーズ切断
制御回路３２によつてトランジスタ３３のゲート
にＨレベルを与え、該トランジスタ３３を通して
ヒユーズ３１に大電流を流すか、又はこれらヒユ
ーズ切断制御回路３２およびトランジスタ３３を
設ける代りにヒユーズ３１にレーザスポツトを照
射してそのエネルギーで溶断するようにしてもよ
い。

そしてヒユーズ非溶断時には、該ヒユーズ３１
抵抗３５との接続点ｃから取り出される制御信号
FlがＨレベルに、一方ヒユーズ溶断時には該接続
点ｃから取り出される制御信号FlがＬレベルにな
る。そしてヒユーズ非溶断時すなわち制御信号が
Ｈレベルのときは、切換回路４におけるトランジ
スタ４１を導通させて列選択デコーダ２１からの
選択信号が列選択線Y₁に与えられ、一方ヒユー
ズ溶断時すなわち制御信号Ｌレベルのときは、こ
れを切換回路４におけるインバータ４３により反
転させ、該反転されたＨレベルの信号によつてト
ランジスタ４２を導通させて列選択デコーダ２１
からの選択信号を列選択線Y_Rに与え、メモリセ
ルブロツクMCIを冗長メモリセルブロツクMCR
に置換える。

以上の構成において、本発明では制御信号発生
回路３における抵抗３５の抵抗値が10⁸Ω以上に
選ばれる。

このように抵抗３５の抵抗値を極めて高くする
ことによつてヒユーズ溶断時、仮にその溶断が不
完全で高抵抗（一般にＭΩ以上）の状態で接続さ
れており、長期間の使用中に前述したグロウバツ
ク現象を起して低抵抗化するおそれがある場合に
は、溶断初期すなわち高抵抗状態で接続されてい
るときからヒユーズ３１と抵抗３５との接続点ｃ
から取り出される制御信号をＨレベルとしてヒユ
ーズ非溶断と判定するものである。

すなわち本発明の制御信号発生回路は、ヒユー
ズ３１が完全溶断したときのみ接続点ｃから取り
出される制御信号Ｌレベルとしてヒユーズ溶断と
判定し、長期間の使用中に低抵抗化するおそれが
あるような不完全な溶断をしたときには、該接続
点ｃから取り出される制御信号を最初からＨレベ
ルとしてヒユーズ非溶断と判定するような閾値を
有しているもので、かかる閾値を確保するために
は、抵抗３５の抵抗値を10⁸Ω以上に選ぶことが
必要である。

なお抵抗３５の抵抗値を10⁸Ω以上とするには、
不純物ドープしない多結晶シリコン中に１×10¹³
cm^-2程度以下のリン等の不純物をイオン打込みに
より導入してやればよく、これにより上述した高
抵抗値をもたせるのに例えばの長さと巾を何れも
2μｍ程度とした小型のものとすることができる。

以上述べたように、本発明によれば、ヒユーズ
が完全に溶断し使用中に低抵抗化のおそれがない
場合のみヒユーズ溶断に対応する制御信号を発生
するから、一旦ヒユーズ溶断と判定して発生した
信号が使用中においてヒユーズ非溶断に対応する
制御信号に変化するようなおそれはない。したが
つて本発明を上述したような半導体記憶装置に適
用した場合には、使用初期に冗長回路によつて不
良ビツトの救済が行なわれていたものが長期間の
使用中に冗長回路から元の不良回路に切換えられ
て不良ビツトが再現するのを確実に防止すること
ができる。

なお本発明は上記半導体記憶装置以にも例えば
ロジツクICに適用し、ヒユーズの断続に応じた
制御信号によつてロジツクを変更する技術などに
応用できる。

(キ) 発明の効果 本発明によれば完全に溶断したヒユーズに対し
てのみ溶断と判定し、不完全な溶断によつて長期
間の使用中に低抵抗化するようなおそれがあるヒ
ユーズに対しては溶断初期から非溶断と判定する
ことによつて、一旦ヒユーズ溶断と判定して発生
した制御信号が使用中においてヒユーズ非溶断に
対応する制御信号に変化するのを防止することが
できるから、ヒユーズを有する半導体集積回路の
ヒユーズ溶断動作の信頼性を向上することができ
る。

【図面の簡単な説明】

第１図および第２図は、従来のヒユーズ有する
半導体集積回路において用いられている制御信号
発生回路の１例を示す図、第３図は、第２図に示
される制御信号発生回路における所定の点の電位
変化を示す図、第４図は、不完全に溶断されたヒ
ユーズのグロウバツク現象を示す図、第５図は、
本発明の一実施例としてのヒユーズを有する半導
体集積回路が適用される半導体記憶装置の概略構
成を示す図、第６図は、第５図装置における制御
信号発生回路、切換回路および列選択デコーダの
一具体例を示す回路図である。 （符号の説明） １…行選択デコーダ群、２…
列選択デコーダ群、３…制御信号発生回路、３１
…ヒユーズ、３２…ヒユーズ切断制御回路、３３
…トランジスタ、３４，３５…抵抗、４…切換回
路、５１…データ読出しバツフア、５２…書込み
バツフア。

Claims (1)

【特許請求の範囲】
1. １ ヒユーズと抵抗素子とが直列に接続され、該
   ヒユーズと該抵抗素子との接続点からヒユーズの
   断・続に応じた制御信号が発生される制御用回路
   における該抵抗素子の抵抗値が10⁸Ω以上に選ば
   れていることを特徴とするヒユーズを有する半導
   体集積回路。