JPS60254500A - ヒユ−ズを有する半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （ア）発明の技術分野 本発明は、ヒユーズＲＯＭ　（該ヒユーズの断・続を記
憶しているＲＯＭ　）を有する半導体集積回路に関し、
特に該ヒユーズの断・続に応じた制御信号が発生される
制御用回路部分の改良に関する。

本発明は主として、冗長構成を有する半導体記憶装置圧
適用される。

（イ）技術の背景 一般に半導体集積回路、特に半導体記憶装置においては
チップの歩留りを向上させる方法として、冗長回路を予
めチップ内に形成しておき、製造後の試験で回路内、例
えは特定のメモリセルに不良が発見されｆＣ，場合に、
不良が存在する回路を冗長回路で置換え、このようにし
て仮に一部分のメモリセルに不良があってもチップ自体
は正常動作をするようにした冗長構成が用いられる。

このような冗長構成を有する半導体記憶装置においては
、冗長回路の使用、不使用を制御するために、一般にヒ
ユーズの断・続状態に応じて制御信号を発生する回路が
用いられている。そして該冗長回路の使用を制御するた
めのヒユーズを切断せずにチップを使用した場合には冗
長回路が使用されないが、ヒユーズを切断した場合には
該制御信号に応じて冗長回路が使用されるように構成さ
れる。

したがってヒユーズを切断して冗長回路を使用する場合
には、ヒユーズの切断後においては、該ヒユーズの切断
に対応した制御信号の発生が維持されることが必要であ
る。

（つ）従来技術と問題点 従来のヒユーズを有する半導体集積回路、例えば冗長構
成を有する半導体記憶装置において、ヒユーズの断・続
に応じた制御信号が発生される制御用回路が第１図およ
び第２図に示される。

まず第１図において、３１はヒユーズ、３２はヒユーズ
切断制御回路、３３はＮｆ、ンネルトランジスタ、３４
は抵抗である。ヒユーズ３１の一端には電源電圧■。、
（例えば＋５Ｖ）が印加され、他端はＮチャンネルトラ
ンジスタ３３のドレインおよび抵抗３４の一端に接続さ
れる。Ｎチャンネルトランジスタ３３のｆ−）にはヒユ
ーズ切断制御回路３２の出力が接続され、そのソースお
よび抵抗３４の他端の電位はｖｇｇ　（例えばＯＶ）と
さ五る。制御信号（フラグ信号）　Ｆｔはヒーーズ３１
とトランジスタ３３との接続点Ｃから取り出されるもの
で、ヒユーズが非溶断すなわち「続」の状態においては
、該接続点Ｃの電位はほぼ■ｃｃとなり、制御信号Ｆｔ
はＨレベルとなる。

いま、メモリチップ内の所定の不良回路を冗長回路と置
換えるために、所定のヒユーズ切断制御回路３２によっ
てトランジスタ３３のダートにＨレベルを与えると、ト
ランジスタ３３がオンとなシ、該トランジスタ３３を通
してヒユーズ３１に大電流が流れヒユーズ３１が溶断す
る。すると接続点Ｃの電位はほぼＯとなり、制御信号Ｆ
ｔはＬレベルとなる。なおヒユーズ３１を溶断する手段
としては、前述したようにトランジスタ３３を通してヒ
ユーズ３１に大電流を流して切断する場合以外にも、例
えばヒユーズ３１にレーザスポットを位置合せしそのエ
ネルギーで該ヒユーズを切断するようにしてもよい。

また第２図に示される従来技術は、第１図における抵抗
３４の部分を７リツプフロツデに置換えたもので、該フ
リップフロッノを構成する４個のトランジスタのうち、
トランジスタ３６と３７はＰチャンネルトランジスタで
あり、一方トランジスタ３８と３９はＮチャンネルトラ
ンジスタである。そして該トランジスタ３６のチャンネ
ルの巾Ｗと長さＬとの比すなわちＷ／Ｌの値（この値が
大きければ該トランジスタのｇｍが大となる）をＰ。

とし、同様にして他のトランジスタ３７．３８および３
９についての該Ｗ／１．の値をそれぞれＰ！　。

ＮｌおよびＮ２と″したとき、Ｆｌ　＞’Ｊ−となるよ
うＮＩ　Ｎ。

にする。

以上のように構成したフリップフロッノのｂ点をヒユー
ズ３１とトランジスタ３３との接続点Ｃに接続し、電源
電圧ｖｃｃを印加すると、該フリップフロッノにおける
ａ点の電位Ｐ　ｏ　ｔ（ａ）およびｂ点の電位Ｐｏｔ（
ｂ）は、時間経過とともにそれぞれヒユーズ３１の非溶
断時には第３図（１）Ｋ示すよう圧、またヒユーズ３１
の溶断時には第３図（２）に示すように変化する。した
がって該す点から制御信号（フラグ信号）Ｆｔを取シ出
すことによって、ヒユーズ溶断時には該制御信号をＬレ
ベルとすることができる。

ところで上記したような制御信号発生回路においてヒユ
ーズを切断した場合、ヒーーズの溶断状態には種々の状
態があり、完全に溶断した筈のヒユーズがかなりの高抵
抗で接続されていや場合がある。すなわちこの種のヒユ
ーズは通常多結晶シリコン等で構成されており、ヒユー
ズ切断時にはその発熱作用によってその一部を溶融飛散
させるのであるが例えば信頼、性を向上させる等の目的
で特にその表面にＰＳＧなどのカッ４−膜が被覆されて
いるような場合には該溶融による切断が完全に行なわれ
ず、かなシの高抵抗で接続されている場合がある。

このような場合に対し、第１図に示される従来の制御信
号発生回路においては、例えば不純物をドープした多結
晶シリコンで構成された抵抗３４の抵抗値として顯　（
メグオーム）以下の値がとられており、これＫよって上
述したようにヒユーズと該抵抗との接続点から取υ出し
た制御信号Ｆｔを、ヒユーズ非溶断時にはＨレベルとし
、またヒユーズ溶断時にはＬレベルとしていた。その理
由は、上述のような不完全な溶断によりヒユーズが高抵
抗で接続されていたとしても、その抵抗値はかなりの高
抵抗（一般に順風上）となっているから、抵抗３４の抵
抗値′ｆｃＭＱ以下の値（例えば数十乃至数百にΩ程勢
とすることによって、ヒユーズ溶断時には制御信号Ｆｔ
をＬレベルとしてヒユーズ溶断の判定が可能となるもの
であり、抵抗３４の抵抗値をそれ以上に高くする必要は
ないと考えられていたからである。

また第２図に示されるようなフリップフロップを用いた
制御信号発生回路においても、第１図における抵抗３４
に対応するＮチャンネルトランジスタ３９の抵抗成分は
数十乃至数百にΩ程度となっている。

しかしながら上述のようにしてかなりの高抵抗にはなっ
たものの、不完全な溶断をしたヒユーズは、その後の長
時間の使用（電圧印加）中に、その電界の影響又は発熱
の影響などによってヒユーズ構成材料である多結晶シリ
コンがその溶断個所において再びつながって低抵抗化し
て行く所謂グロウパック（Ｇｒｏｗ　Ｂａｃｋ　）現象
を生ずることがある。第４図はこの現象を祝明するもの
で、不完全な溶断をしたヒユーズは溶断初期においては
かなりの高抵抗値１１ｏ　（一般にｉｖｙ以上）を示す
ものの時間の経過と共に上記グロウパック現象により次
第に低抵抗化して行く。

したがって上述したような従来の制御信号発生回路゛に
おいては、このようなヒユーズの不完全な溶断によって
高抵抗で接続されている場合、溶断初期においてはその
高抵抗値にもとづいて接続点Ｃから取り出した制御、信
号をＬレベルとし、ヒユーズが璧したものと判定するが
、その後の長時間の使用中に上記グロウバック現象によ
って一旦溶断した筈のヒーーズが再び低抵抗化し、抵抗
３４の抵抗値あるいはトランジスタ３９の抵抗分より低
くなったような場合には、該制御信号がＨレベルに変化
してヒユーズ非溶断と判定することになる。このような
ことが起ると、一旦不良回路と置換えられた冗長回路か
ら再び不良回路に切換えられてしまい、例えば記憶装置
の場合であれば、ヒユーズ溶断初期には不良ビットの救
済が行なわれていたにも拘らず、途中で再びその不良ビ
ットが再現するという問題点があった、 （１）発明の目的 本発明の目的は、上述した制御信号発生回路に、完全に
溶断したヒーーズに対してのみ溶断と判定し、不完全な
溶断によって題オーダーの高抵抗で接続されており、長
期間の使用中に低抵抗化するようなおそれがあるヒユー
ズに対しては溶断初期すなわちそのような高抵抗で接続
されている状態のときから非溶断と判定するような閾値
をもたせることにより、一旦ヒユーズ溶断と判定して発
生した制御信号が使用中においてヒユーズ非溶断に対応
する制御信号に変化することを、防止し、ヒユーズを有
する半導体集積回路のヒユーズ溶断動作の信頼性を向上
するにある。

（オ）側明の構成 本発明によれば、ヒユーズと抵抗素子とが直列に接続さ
れ、該ヒユーズと該抵抗素子との稜続点からヒユーズの
断・続に応じた制御信号が発生される制御用回路におけ
る該抵抗素子の抵抗値が１０８Ω以上に選ばれている、
ヒユーズを有する半導体集積回路が提供される。

（力）実施例 第５図は、本発明の一実施例としてのヒユーズを有する
半導体集積回路が適用される半導体Ｂ記憶装置としてス
タテ（ツクＲＡＭが示されている。

該スタティックＲＡＭには図示されるように所定数のワ
ード線Ｗ６　ＨＷｌ　ｒ・・・とビット線対Ｂ６＋ＢＯ
：Ｂｔ　、Ｂｌ　：・・・ト、更に１ビツト出力分の冗
長回路用のビット線対ＢＲ＋　ＢＨとが設けられ、それ
らの交叉点には、多数のメモリセルＭＣ００，ＭＣ１Ｏ
。

１．・；　Ｍｅ　ｏ　ｓ　ｒ　ＭＣ１１＋・・・；・・
・および冗長回路用の、メモリセルＭＣｏＢ　＋　ＭＣ
ＳＲｅ・・・が接続される。更に、所定のワード線を選
択するためＱ行選択デコーダ群ｌおよび所定のビット線
対を選択するた灼の列選択デ　・ニーダ群２が設けられ
、例えばビット線対Ｂｌ。

ｉを選択する場合には、該列選択デコーダ群２中の列選
択デコーダ２１から列選択線Ｙ１にＨレベルの選択信号
が出力される。

そしてこれら行選択デコーダ群および列選択デコーダ群
によって所定のワード線およびビット線対が選択され、
データ出力パッファ５１又は書込４　バッファ５２を通
じて所定のメモリセルからのデータ読出し又は所定のメ
モリセルへのデータ書込みが行なわれる。

ここで上記スタティックＲＡＦｉｌｌには不良回路部分
と１べ換えるための冗長回路が設けられておシ、該冗長
回路として図示の実施例では１列分のメモリセルブロッ
クＭＣＲが設けられる。なお冗長回路としては、このよ
うな１列分のメモリセルブロックのを１か、例えば１行
分のメモリセルブロックあるいはそれらの併用など任意
に選択することができる。

いま仮に第５図示のものにおいて、製造後の試験によっ
てメモリセルブロックＭＣＩ中における何れかのメモリ
セルに不良があることが発見された場合には、該メモリ
セルを含むメモリセルブロックＭＣＩを冗長メモリセル
ブロックＭＣＨに置換えるようにする。そのための手段
として第５図に示されるように各列忙対応して制御信号
発生回路３と切換回路４とが設けられておシ、上述した
ようにメモリセルフロックＭＣＩヲ冗長メモリセルブロ
ックＭＣＲに切換える場合には、該メモリセルブロック
ＭＣｒに対応する制御信号発生回路３から発生される制
ｆ１１信号ＦｔｌＣよって切換回路４を動作させ、列２
選択デコーダ２１から出力される列選択信号を、列選択
線Ｙ１から列選択線ＹＲに切換えて供給するようにする
。したがってこのような場合列選択デコーダからＨレベ
ルの列選択信号が出力されると、メモリセルＭＣＩの代
りに冗長メモリセルＭＣＲが機能することになる。

第６図は、上記第５図に示されるスタティックＲＡＭに
おける制御信号発生回路３、切換回路４および特定の列
選択デコーダ２１の具体的回路の一例を示す。

列選択デコーダとしては簡単のために４本の入力アドレ
ス線ＡＯｒ　Ａｏ　１　Ａｌ　ｒ　ＡＩが設けられてい
る場合を示しており、そのうち列選択ＭＹｔを選択する
デコ、−ダ２１には、アドレス線ＡＯおよびＡ１からの
信号がそれぞれトランジスタ２１２および２１３のダー
トに加えられておシ、その出力側すなわちトランジスタ
２１１とこれらトランジスタ２１２および２１３との接
続点からは、アドレス線Ａ、およびＡ１からの信号が共
ＫＬレベルとなった時のみ、Ｈレベルの出力信号が発生
することＫなる。

制御信号発生回路３は、ヒユーズ３１、ヒユーズ切断制
御回路３２、Ｎチャンネルトランジスタ３３および抵抗
３５とから構成される。ヒユーズ３１を溶断するには、
前述したようにヒユーズ切断制御回路３２によってトラ
ンジスタ３３の？　−トにＨレベルを４え、該トランジ
スタ３３を通してヒユーズ３１忙大電流を流すが、又は
これらヒユーズ切断制御回路３２およびトランジスタ３
３を設ける代りにヒユーズ３１にレーデスポットを照射
してそのエネルギーで溶断するようにしてもよい。

そしてヒユーズ非溶断時には、該ヒユーズ３１と抵抗３
５との接続点Ｃから取シ出される制御信号ＦｔがＨレベ
ルに、一方ヒユーズ溶断時には該接続点Ｃから取り出さ
れる制御信号ＦｔがＬレベルになる。そしてヒユーズ非
溶断時すなわち制御信号がＨレベルのときは、切換回路
４におけるトランジスタ４１を導通させて列選択デコー
ダ２１からの選択信号が列選択線Ｙｌに与えられ、一方
ヒユーズ溶断時すなわち制御信号がＬレベルのときは、
これを切換回路４におけるインバータ４３によシ反転さ
せ、該反転され［Ｈレベルの信号によってトランジスタ
４２を導通させて列選択デコーダ２１からの選択信号を
列選択線ＹＲに与え、メモリセルブロックＭＣＩを冗長
メモリセルブロックＭＣＲ式置換える。

以上の構成において、本発明では制御信号発生回路３に
おける抵抗３５の抵抗値が１０８Ω以上に選ばれる。

このように抵抗３５′の抵抗値を極めて高くすることに
よってヒユーズ溶断時、仮にその溶断が不完全で高抵抗
（一般にＭΩ以上）の状態で接続されておシ、長期間の
使用中に前述したグロウパック現象を起して低抵抗化す
るおそれがある場合には、溶断初期すなわち高抵抗状態
で接続されているときからヒーーズ３１と抵抗３５との
接続点Ｃから取シ出される制御信号をＨレベルとしてヒ
ユーズ非溶断と判定するものである。

すなわち本発明の制御信号発生回路は、ヒユーズ３１が
完全に溶断したときのみ接続点Ｃから取り出される髄御
信号をＬレベルとしてヒーーズ溶断と判定し、長期間の
使用中に低抵抗化するおそれがあるような不完全な溶断
をしたときには、該接続点Ｃから取り出される制御信号
を最初から１（レベルとしてヒユーズ非溶断と判定する
ような閾値を有しているもので、かかる閾値を確保する
ためＫは、抵抗３５の抵抗値を１０８Ω以上に選ぶこと
が必要である。

なお抵抗３５の抵抗値を１００以上とするには、不純物
をドーグしない多結晶シリコン中にｌＸｌ０１３ｃｒｎ
−２程度以下のリン等の不純物をイオン打込みにより導
入してやればよく、これＫよシ上述した高抵抗値をもた
せるのＫ例えばその長さと巾を何れも２ｔｔｎ程度とし
た小型のものとすることができる。

以上述べたように１本発明によれば、ヒユーズが完全に
溶断し使用中に低抵抗化のおそれがない場合のみヒユー
ズｍ断に対応する制御信号を発生するから、一旦ヒユー
ズ溶断と利足して発生した信号が使用中においてヒユー
ズ非溶断罠対応する制御信号に変化するようなおそれは
ない。したがって本発明を上述したような半導体記憶装
置に適用した場合には、使用初期に冗長回路によって不
良ビットの救済が行なわれていたものが長期間の使用中
如冗長回路から元の不良回路に切換えられて不良ビット
が再現するのを確実に防止することができる・ なお本発明は上記半導体記憶装置以外にも例えばロジッ
クＩＣに適用し、ヒユーズの断続に応じた制御信号によ
ってロジックを変更する技術などに応用できる。

（キ）発明の効果 本発明によれば完全に溶断したヒユーズに対してのみ溶
断と判定し、不完全な溶断によって長期間の使用中に低
抵抗化するようなおそれがあるヒユーズに対しては溶断
初期から非溶断と判定することによって、一旦ヒユーズ
溶断と判定して発生した制御信号が使用中においてヒユ
ーズ非溶断に対応する制御信号に変化するのを防止する
ことができるから、ヒユーズを有する半導体集積回路の
ヒーーズ溶断動作の信頼性を向上することができる。

【図面の簡単な説明】

第１図および第２図は、従来のヒーーズを有する半導体
集積回路において用いられている制御信号発生回路の１
例を示す図、 第３図は、第２図に示される制御信号発生回路における
所定の点の電位変化を示す図、第４図は、不完全に溶断
されたヒユーズのグロウバック現象を示す図、 第５図は、本発明の一実施例としてのヒユーズを有する
半導体集積回路が適用される半導体記憶装置の概略構成
を示す図、 第６図は、第５図装置における制御信号発生回路、切換
回路および列選択デコーダの一具体例を示す回路図であ
る。 （符号の説明） １・・・行選択デコーダ群、２・・・列選択デコーダ群
・３・・・制御信号発生回路、３１・・・ヒユーズ、３
２・・・ヒユーズ切断制御回路、３３・・・トランジス
タ、３４．３５・・・抵抗、４・・・切換回路、５１・
・・データ読出しパッフハ　５２・・・書込み・ぐツフ
ァ。 特許出願人 富士通株式会社 特許出願代理人 弁理士　宵　木　朗 弁理士西舘和之 弁理士内田幸男 弁理士　山　口　昭　之 ５ｓ Ｖｓｓ 第３図 ん 第４図

Claims (1)

【特許請求の範囲】
1. 」、ヒユーズと抵抗素子とが直列に接続され、該ヒユー
   ズと該抵抗素子との接続点からヒユーズの断・続に応じ
   た制御信号が発生される制御用回路における該抵抗素子
   の抵抗値が１０　Ω以上に選ばれていることを特徴とす
   るヒユーズを有する光導体集積回路。