JPS63299139A - ヒュ−ズ溶断方法 - Google Patents
ヒュ−ズ溶断方法Info
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- JPS63299139A JPS63299139A JP62134654A JP13465487A JPS63299139A JP S63299139 A JPS63299139 A JP S63299139A JP 62134654 A JP62134654 A JP 62134654A JP 13465487 A JP13465487 A JP 13465487A JP S63299139 A JPS63299139 A JP S63299139A
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- Japan
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はヒエーズ溶断方法に関し、４Ｉにヒユーズｆｎ
チャネルＭＩ８）ランジスタに設けｔヒ島−ズ溶断方法
に関する。
チャネルＭＩ８）ランジスタに設けｔヒ島−ズ溶断方法
に関する。
従来よ〕ＩＣ構成後の部分回路のトリミングや、ＲＯＭ
の書込みのために、半導体装置の一部としてＡ１層或は
多結晶シリコン層によ〕形成されでハたヒエーズを、外
部電源を用いて半導体ヒューズ回路に電流を流して溶断
していた。（例えば、特開昭６０−１６０６５４号公報
１％開昭６０−１８２１５０号公報及び特開昭６０−７
４６４５号公報を参照）。
の書込みのために、半導体装置の一部としてＡ１層或は
多結晶シリコン層によ〕形成されでハたヒエーズを、外
部電源を用いて半導体ヒューズ回路に電流を流して溶断
していた。（例えば、特開昭６０−１６０６５４号公報
１％開昭６０−１８２１５０号公報及び特開昭６０−７
４６４５号公報を参照）。
第５図は従来の半導体ヒューズ回路の一例の断面図であ
る。
る。
半導体ヒユーズ回路ＦＳ、は、ｎ形シリコン基板ｌの上
面に設けられたｐ形ワクエル２上層にｎ形ドレイン領域
３とｎ形ソース領域４が設けられ。
面に設けられたｐ形ワクエル２上層にｎ形ドレイン領域
３とｎ形ソース領域４が設けられ。
それらの中間のチャネル領域１８に対応するｐ形りエＡ
／２の上のゲート絶縁膜１６の表面にゲート長Ｌ０のゲ
ート電極１７ｔ−有しｎ形シリコン基板ｌの表面にフィ
ールド絶縁膜５を設えｆｆ１ｎチャネルＭＯＳトランジ
スタと、フィールド絶縁層５の表面の一部に一端がｎ形
ドレイン領域３のドレイン電極りと接続する多結晶シリ
コン層のとニーズｆｔ−有している。
／２の上のゲート絶縁膜１６の表面にゲート長Ｌ０のゲ
ート電極１７ｔ−有しｎ形シリコン基板ｌの表面にフィ
ールド絶縁膜５を設えｆｆ１ｎチャネルＭＯＳトランジ
スタと、フィールド絶縁層５の表面の一部に一端がｎ形
ドレイン領域３のドレイン電極りと接続する多結晶シリ
コン層のとニーズｆｔ−有している。
ソース端子１０は、ｐ形りエル２及びｎ形ソース電極Ｓ
とに接続し、ヒューズ回路１１はヒユーズｆの他端及び
ｎ形シリコン基板１の電極とに接続している。
とに接続し、ヒューズ回路１１はヒユーズｆの他端及び
ｎ形シリコン基板１の電極とに接続している。
第６図は従来のヒユーズ溶断方法の一例を説明するｔめ
の半導体ヒーズ回路と電源の回路図である。
の半導体ヒーズ回路と電源の回路図である。
半導体ヒエーズ回ｗｔＦＳ２１のヒエーズｆｉｔ−溶断
する九めに、ヒューズ回路１１とソース端子１０間に６
ｖ程匹のドレイン電圧Ｖｏｅ印加し、ゲート端子９に３
ｖ程度のゲート電圧Ｖ。全印加して約４００ｍＡのドレ
イン電流ｉＤを流し、そのジュール熱でヒユーズｆ＊１
＆：溶断する。
する九めに、ヒューズ回路１１とソース端子１０間に６
ｖ程匹のドレイン電圧Ｖｏｅ印加し、ゲート端子９に３
ｖ程度のゲート電圧Ｖ。全印加して約４００ｍＡのドレ
イン電流ｉＤを流し、そのジュール熱でヒユーズｆ＊１
＆：溶断する。
−万、共にドレイン電圧ＶＤを供給し九半導体ヒユーズ
回路ＦＳ２□のゲート端子１９にはゲート電圧Ｖ。を供
給しないので、ヒユーズｆ、は溶断されずに残る。
回路ＦＳ２□のゲート端子１９にはゲート電圧Ｖ。を供
給しないので、ヒユーズｆ、は溶断されずに残る。
上述しｔ従来のヒユーズ溶断方法は、ヒユーズ溶断に必
要な数１． ＯＯ〜１００１００Ｏ流すｔめ大きな素子
寸法のへｔｉｓトランジスタを設ける必要が６つｔので
ＩＣのチップ面積に占める半導体ヒユーズ回路の面積が
数１０％にも達し、ＩＣの大各景化や小形化に対して問
題があり几。
要な数１． ＯＯ〜１００１００Ｏ流すｔめ大きな素子
寸法のへｔｉｓトランジスタを設ける必要が６つｔので
ＩＣのチップ面積に占める半導体ヒユーズ回路の面積が
数１０％にも達し、ＩＣの大各景化や小形化に対して問
題があり几。
本発明の目的は、高集積度のＩＣに設けることの可能な
半導体ヒユーズ回路のヒユーズ溶断方法を提供すること
にある。
半導体ヒユーズ回路のヒユーズ溶断方法を提供すること
にある。
本発明のヒユーズ溶断方法は、ｎ形の半導体基板の一主
面に形成され’ｔｔ−ｐ形のワエルと、該ワエルの上面
に選択的に形成されｆｔｎ形のソース領域。
面に形成され’ｔｔ−ｐ形のワエルと、該ワエルの上面
に選択的に形成されｆｔｎ形のソース領域。
ドレイン領域及びチャネル領域と、該チャネル領域に対
応して前記ワエルの表面にゲート絶縁膜を介して設けら
れたゲート電極と、前記ソース領域及び前記ワエル領域
に共に接続するソース端子と。
応して前記ワエルの表面にゲート絶縁膜を介して設けら
れたゲート電極と、前記ソース領域及び前記ワエル領域
に共に接続するソース端子と。
前記半導体基板の上に設けられたフィールド絶縁膜と金
有するｎチャネルＭＩ８）ランジスタと、前記フィール
ド絶縁膜の表面に選択的に形成され一端が前記ドレイン
領域と接続し他端がヒューズ回路に接続する多結晶シリ
コン層を含む半導体ヒユーズ回路の、前記ゲート電極に
ゲート電圧を印加し、かつ前記ｎチャネルＭ工Ｓトラン
ジスタの電子雪崩降伏電圧を、超える電圧を前記ヒュー
ズ回路に印加して、前記クエル、ソース及びドレイン領
域とで形成される寄生ｎｐｎ トランジスタのコレクタ
電流を流すことによシ前記ヒエーズを溶断することを含
んで構成されている。
有するｎチャネルＭＩ８）ランジスタと、前記フィール
ド絶縁膜の表面に選択的に形成され一端が前記ドレイン
領域と接続し他端がヒューズ回路に接続する多結晶シリ
コン層を含む半導体ヒユーズ回路の、前記ゲート電極に
ゲート電圧を印加し、かつ前記ｎチャネルＭ工Ｓトラン
ジスタの電子雪崩降伏電圧を、超える電圧を前記ヒュー
ズ回路に印加して、前記クエル、ソース及びドレイン領
域とで形成される寄生ｎｐｎ トランジスタのコレクタ
電流を流すことによシ前記ヒエーズを溶断することを含
んで構成されている。
次に１本発明の実施例について詳細に説明する。
第１図は本発明の一実施例に使用される半導体ヒユーズ
回路の断面図である。
回路の断面図である。
半導体ヒユーズ回路Ｆ８には、ゲート電極７のゲート長
ｊＧが第５図の従来のゲート長り。の約０．５倍の長さ
であ夛、ワエルを極Ｗとソース領域４との間隔り、が従
来の間隔りの約２倍の長さである以外は第５図の従来の
半導体ヒユーズ回路ＦＳ！と同様である。
ｊＧが第５図の従来のゲート長り。の約０．５倍の長さ
であ夛、ワエルを極Ｗとソース領域４との間隔り、が従
来の間隔りの約２倍の長さである以外は第５図の従来の
半導体ヒユーズ回路ＦＳ！と同様である。
第２図は第１図の模式的断面図である。
ｎチャネルＭＯ８）ランジスタのドレイン、ソース及び
ワエルの各領域３．４及び２は、それぞれ寄生ｎｐＱ＋
トランジスタのコレクタＣ，エミッタＥ及びベースＢに
相当する。
ワエルの各領域３．４及び２は、それぞれ寄生ｎｐＱ＋
トランジスタのコレクタＣ，エミッタＥ及びベースＢに
相当する。
Ｐワエル電極Ｗと寄生ベースＢの間にはｐウェル２の横
方向の抵抗Ｂ、が存在する。
方向の抵抗Ｂ、が存在する。
第３図（ａ）及び（ｂ）は第２図の回路の動作を説明す
るためのギ導体ヒエーズ回路のドレイン電圧−電流及び
ゲート電圧−ｐウェル電流特性図である。
るためのギ導体ヒエーズ回路のドレイン電圧−電流及び
ゲート電圧−ｐウェル電流特性図である。
第３図（ａ）に示すように、ゲート端子９に印加するゲ
ート電圧Ｖ。ｉｔパラメータにして、ヒューズ回路１１
に印加するドレイン電圧ＶＤを徐々に増加し電子雪崩降
伏電圧（以下アバランク電圧という）ｖＡｉを越えると
、ドレイン電流１Ｄは一部負性特性を示しながら急激に
増大する。
ート電圧Ｖ。ｉｔパラメータにして、ヒューズ回路１１
に印加するドレイン電圧ＶＤを徐々に増加し電子雪崩降
伏電圧（以下アバランク電圧という）ｖＡｉを越えると
、ドレイン電流１Ｄは一部負性特性を示しながら急激に
増大する。
ここでブフィックス０は、ゲート電圧Ｖ。が零の場合を
示す。
示す。
このアバランシ電圧特性については、例えば。
アイイーイーイー・トランザクションズ・オン・エレク
トロン・デバイシズ（ＩＥＥＥ Ｔｒａｎｓａ−ｃｔｉ
ｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ）
第ＥＤ−２９巻、１９８２紙第１１号、第１７３５頁に
短いチャネルのＭＯＳ）ランジスタに関する電子雪崩に
存置する降伏電圧の発生機構としてモデル解析が記述さ
れている。
トロン・デバイシズ（ＩＥＥＥ Ｔｒａｎｓａ−ｃｔｉ
ｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ）
第ＥＤ−２９巻、１９８２紙第１１号、第１７３５頁に
短いチャネルのＭＯＳ）ランジスタに関する電子雪崩に
存置する降伏電圧の発生機構としてモデル解析が記述さ
れている。
それには、シリコン基板（本実施例の第２図ではｐワエ
ルに相肖する）中の抵抗（ｐウェル抵抗孔、相描）に流
れる電圧降下と寄生ｎｐｎ）ランジスタによる正帰還と
による効果を結びつける単純解析モデルが提案されてお
シ、アバランク降伏現象が起る条件として第１に、ソー
ス接合部（エミッタ相当）からの基板への少数中ヤリャ
の注入、第２に正帰還を引起こすに十分なアバランシ増
幅効果が記述されている。
ルに相肖する）中の抵抗（ｐウェル抵抗孔、相描）に流
れる電圧降下と寄生ｎｐｎ）ランジスタによる正帰還と
による効果を結びつける単純解析モデルが提案されてお
シ、アバランク降伏現象が起る条件として第１に、ソー
ス接合部（エミッタ相当）からの基板への少数中ヤリャ
の注入、第２に正帰還を引起こすに十分なアバランシ増
幅効果が記述されている。
第２図に示すように、チャネル１４の先端のピンチ・オ
フ点Ｐ・とドレイン領域３との空乏層１３中の高電界中
の加速による電子の衝突で分離されたホットエレクトロ
ンはドレイン領域３へ、正孔はＰウェルミ流ｊｐとして
バックゲートＢ。からｐウェル抵抗Ｒｐを通ってｐワエ
ル電極Ｗに流れるＯ その電圧降下によるベース電圧ＶＢがエミッタＥとベー
スにきい値電圧０．６Ｖを越えると寄生ｎｐｎ ）ラン
ジスタＱ、のコレクタ電流五〇が流れるＯ 第３図（ｂｌに示すように、ｐウェルミ流ｉｐは正孔と
電子の再結合等によ勺ゲート電圧Ｖ。ｉがドレイン電圧
ＶＤの約１ ／ ２０時が最大となる。
フ点Ｐ・とドレイン領域３との空乏層１３中の高電界中
の加速による電子の衝突で分離されたホットエレクトロ
ンはドレイン領域３へ、正孔はＰウェルミ流ｊｐとして
バックゲートＢ。からｐウェル抵抗Ｒｐを通ってｐワエ
ル電極Ｗに流れるＯ その電圧降下によるベース電圧ＶＢがエミッタＥとベー
スにきい値電圧０．６Ｖを越えると寄生ｎｐｎ ）ラン
ジスタＱ、のコレクタ電流五〇が流れるＯ 第３図（ｂｌに示すように、ｐウェルミ流ｉｐは正孔と
電子の再結合等によ勺ゲート電圧Ｖ。ｉがドレイン電圧
ＶＤの約１ ／ ２０時が最大となる。
従ってゲート電圧ｖＧ３ ｔ−ドレイン電圧ＶＤの約１
／２とすると、アバランク電圧ｖＡ３が最少値となる。
／２とすると、アバランク電圧ｖＡ３が最少値となる。
第４図は本発明の一実施例を説明するｔめの半導体ヒエ
ーズ回路と電源の回路図である。
ーズ回路と電源の回路図である。
牛導体ヒエーズ回路Ｆ８１は、ｎチャネルＭＯＳトラン
ジスタＱ、と寄生トランジスタ回路１６とフェーズｆと
で構成されている。
ジスタＱ、と寄生トランジスタ回路１６とフェーズｆと
で構成されている。
ヒューズ回路１１とソース端子８の間にｖＡ３〜ＶＡｏ
の間の電圧、例えばｌ０Ｖｔ−印加してもドレイン電流
ＩＤは流れない。
の間の電圧、例えばｌ０Ｖｔ−印加してもドレイン電流
ＩＤは流れない。
次に、ゲート電圧ｔ”Ｇ３ゲート端子９に印加スルト、
アバランシ電圧ｖＡ３はＩＯＶ以下に下るので、コレク
タ電流ｉｃを含むドレイン電流ｔｎが従来の５倍の立上
りで流れ、半導体ヒエーズ回路ＦＳ■のヒエーズｆ′（
ｉ−溶断する。
アバランシ電圧ｖＡ３はＩＯＶ以下に下るので、コレク
タ電流ｉｃを含むドレイン電流ｔｎが従来の５倍の立上
りで流れ、半導体ヒエーズ回路ＦＳ■のヒエーズｆ′（
ｉ−溶断する。
−万、ゲート電圧Ｖ。３ｔ−印加しない半導体ヒエーズ
回路ＦＳ１！のヒエーズｆｚは残る。
回路ＦＳ１！のヒエーズｆｚは残る。
本実施例では、このアバランク電圧ｖＡ３特性を積極的
に活用する定めに、３〜６Ｖの低い電圧でも発生させる
ｔめに、ゲート長ｊ、ヲ短く、ｐウェルミ極Ｗとソース
接合との間隔１ｐを長＜Ｌｐルウエル抗Ｒ，を大きく設
計した。
に活用する定めに、３〜６Ｖの低い電圧でも発生させる
ｔめに、ゲート長ｊ、ヲ短く、ｐウェルミ極Ｗとソース
接合との間隔１ｐを長＜Ｌｐルウエル抗Ｒ，を大きく設
計した。
一般に、ｎチャネルＭＯ８）ランジスタＱｓｔ流れる電
流は、ゲート電極７に対応するｐウェル２の浅いチャネ
ル領域１４を流れるのに対して、寄生ｎｐｎ ）ラン
ジスタＱ２のコレクタ電流ｉ。
流は、ゲート電極７に対応するｐウェル２の浅いチャネ
ル領域１４を流れるのに対して、寄生ｎｐｎ ）ラン
ジスタＱ２のコレクタ電流ｉ。
はドレイン−ｐウェル間のｐｎ接合面を通るので、同一
ドレイン電流ｆＤを流すためには寄生ｎｐｎトランジス
タを用いると半導体ヒエーズ回路ＦＳ＋の表面積を従来
のそれの１／１０にすることが出来る。
ドレイン電流ｆＤを流すためには寄生ｎｐｎトランジス
タを用いると半導体ヒエーズ回路ＦＳ＋の表面積を従来
のそれの１／１０にすることが出来る。
上述の実施例において、ヒューズ回路１１にドレイン電
圧ＶＤを印加後、ゲート端子９にゲート電圧ｖＧを印加
したが、この印加順序を逆にしてもよい。
圧ＶＤを印加後、ゲート端子９にゲート電圧ｖＧを印加
したが、この印加順序を逆にしてもよい。
以上説明したように本発明は、ｎチャネルＭＯＳトラン
ジスタの電子雪崩降伏作用を用いてを生１１９ｎトラン
ジスタをオン状態にしてヒエーズを溶断することにより
、従来のＭＯＳ）ランジスタのチャネル電流によシ溶断
する場合と比較して占有面積の縮小を計シ、高集積度の
ＩＣに設けることの可能な半導体ヒエーズ回路のヒーー
ズ溶断方法が得られる効果がある。
ジスタの電子雪崩降伏作用を用いてを生１１９ｎトラン
ジスタをオン状態にしてヒエーズを溶断することにより
、従来のＭＯＳ）ランジスタのチャネル電流によシ溶断
する場合と比較して占有面積の縮小を計シ、高集積度の
ＩＣに設けることの可能な半導体ヒエーズ回路のヒーー
ズ溶断方法が得られる効果がある。
第１図は本発明の一実施例に使用する半導体ヒーーズ回
路の断面図、第２図は第１図の模式的断面図、第３図（
ａ）及び（ｂ）は第２図の回路の動作を説明するための
半導体ヒューズ回路のドレイン電圧−電流及びゲート電
圧−ｐウェル電流特性図、第４図は本発明の一実施例を
説明するための半導体ヒユーズ回路と電源の回路図、第
５図は従来の半導体ヒューズの一例の断面図、第６図は
従来のヒエーズ溶断方法の一例を説明するための半導体
ヒユーズと電源の回路図である。 ｌ・・・・・・ｎ形シリコン基板、２・・・・・・ｐ形
つェル、３・・・・・・ｎ形ドレイン領域、４・・・・
・・ｎ形ソース領域、５・・・・・・フィールド絶縁膜
、６・・・・・・ゲート絶縁膜、７・・・・・・ゲート
電極、８・・・・・・チャネル領域、９・・・・・・ゲ
ート端子、１０・・・・・・ソース端子、１１・・・・
・・ヒエーズ端子、１４・・・・・・チャネル領域、Ｆ
Ｓ□・・・・・・半導体ヒエーズ回路、Ｑｌ・・・・・
・ｎチャネルＭＯ８Ｉ−ランジスタ、Ｑ、・・・・・・
寄生ｎｐｎトランジスタ、ｖＡ・・・・・・アバランシ
電圧、ＶＤ・・・・・・電源電圧、ｖＧ・・・・・・ゲ
ート電圧、Ｉｃ・・・・・・コレクタ電流、ｆ・・・・
・・ヒユーズ。 ・・入 代理人 弁１士 内 原 晋（−１゛、、：：７
，４．、。 第１図
路の断面図、第２図は第１図の模式的断面図、第３図（
ａ）及び（ｂ）は第２図の回路の動作を説明するための
半導体ヒューズ回路のドレイン電圧−電流及びゲート電
圧−ｐウェル電流特性図、第４図は本発明の一実施例を
説明するための半導体ヒユーズ回路と電源の回路図、第
５図は従来の半導体ヒューズの一例の断面図、第６図は
従来のヒエーズ溶断方法の一例を説明するための半導体
ヒユーズと電源の回路図である。 ｌ・・・・・・ｎ形シリコン基板、２・・・・・・ｐ形
つェル、３・・・・・・ｎ形ドレイン領域、４・・・・
・・ｎ形ソース領域、５・・・・・・フィールド絶縁膜
、６・・・・・・ゲート絶縁膜、７・・・・・・ゲート
電極、８・・・・・・チャネル領域、９・・・・・・ゲ
ート端子、１０・・・・・・ソース端子、１１・・・・
・・ヒエーズ端子、１４・・・・・・チャネル領域、Ｆ
Ｓ□・・・・・・半導体ヒエーズ回路、Ｑｌ・・・・・
・ｎチャネルＭＯ８Ｉ−ランジスタ、Ｑ、・・・・・・
寄生ｎｐｎトランジスタ、ｖＡ・・・・・・アバランシ
電圧、ＶＤ・・・・・・電源電圧、ｖＧ・・・・・・ゲ
ート電圧、Ｉｃ・・・・・・コレクタ電流、ｆ・・・・
・・ヒユーズ。 ・・入 代理人 弁１士 内 原 晋（−１゛、、：：７
，４．、。 第１図
Claims (1)
- ｎ形の半導体基板の一主面に形成されたｐ形のウェル
と、該ウェルの上面に選択的に形成されたｎ形のソース
領域、ドレイン領域及びチャネル領域と、該チャネル領
域に対応して前記ウェルの表面にゲート絶縁膜を介して
設けられたゲート電極と、前記ソース領域及び前記ウェ
ル領域に共に接続するソース端子と、前記半導体基板の
上に設けられたフィールド絶縁膜とを有するｎチャネル
Ｍ−ＩＳトランジスタと、前記フィールド絶縁膜の表面
に選択的に形成され一端が前記ドレイン領域と接続し他
端がヒューズ端子に接続する多結晶シリコン層を含む半
導体ヒューズ回路の、前記ゲート電極にゲート電圧を印
加し、かつ前記ｎチャネルＭＩＳトランジスタの電子雪
崩降伏電圧を超える電圧を前記ヒューズ端子に印加して
、前記ウェル、ソース及びドレイン領域とで形成される
寄生ｎｐｎトランジスタのコレクタ電流を流すことによ
り前記ヒューズ溶断することを特徴とするヒューズ溶断
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62134654A JPS63299139A (ja) | 1987-05-28 | 1987-05-28 | ヒュ−ズ溶断方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62134654A JPS63299139A (ja) | 1987-05-28 | 1987-05-28 | ヒュ−ズ溶断方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63299139A true JPS63299139A (ja) | 1988-12-06 |
Family
ID=15133427
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62134654A Pending JPS63299139A (ja) | 1987-05-28 | 1987-05-28 | ヒュ−ズ溶断方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63299139A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01160033A (ja) * | 1987-12-17 | 1989-06-22 | Toshiba Corp | 半導体メモリー装置 |
| EP0461099A1 (de) * | 1990-05-15 | 1991-12-11 | AUSTRIA MIKRO SYSTEME INTERNATIONAL GESELLSCHAFT m.b.H. (Austria Micro Systems International Gesellschaft m.b.H.) | Nichtflüchtige Halbleiter-Speicherzelle |
| EP1309002A2 (en) * | 2001-11-06 | 2003-05-07 | Yamaha Corporation | Semiconductor device having fuse and its manufacturing method |
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