JPH10242290A - 集積回路における設計オプションを選択する構造及び装置 - Google Patents
集積回路における設計オプションを選択する構造及び装置Info
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- JPH10242290A JPH10242290A JP9354622A JP35462297A JPH10242290A JP H10242290 A JPH10242290 A JP H10242290A JP 9354622 A JP9354622 A JP 9354622A JP 35462297 A JP35462297 A JP 35462297A JP H10242290 A JPH10242290 A JP H10242290A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/1731—Optimisation thereof
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L27/0788—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common without components of the field effect type comprising combinations of diodes or capacitors or resistors
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/8611—Planar PN junction diodes
Abstract
(57)【要約】
【課題】 信頼性があり、電力消費が実質的にゼロであ
り、占有面積が小さく、付加的なマスク又は処理ステッ
プを必要とすることがない集積回路における設計オプシ
ョン間の選択を可能とする装置を提供する。 【解決手段】 本発明装置は、集積回路の二つの設計オ
プションの間での選択を行うことを可能とする。本発明
装置は、インバータを有しており、その出力端子は回路
ユニットの制御端子へ接続し、且つその入力端子は破壊
することの可能な導体によって第一供給端子へ接続する
と共に逆方向のダイオードが並列に接続されているコン
デンサによって第二供給端子へ接続している。該破壊可
能な導体を破壊するか破壊しないかにより二つの設計オ
プションのうちの一方を選択することを可能としてい
る。
り、占有面積が小さく、付加的なマスク又は処理ステッ
プを必要とすることがない集積回路における設計オプシ
ョン間の選択を可能とする装置を提供する。 【解決手段】 本発明装置は、集積回路の二つの設計オ
プションの間での選択を行うことを可能とする。本発明
装置は、インバータを有しており、その出力端子は回路
ユニットの制御端子へ接続し、且つその入力端子は破壊
することの可能な導体によって第一供給端子へ接続する
と共に逆方向のダイオードが並列に接続されているコン
デンサによって第二供給端子へ接続している。該破壊可
能な導体を破壊するか破壊しないかにより二つの設計オ
プションのうちの一方を選択することを可能としてい
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
関するものであって、更に詳細には、集積回路において
設計オプションを選択するための装置において使用され
る並列コンデンサ及びダイオード構成体に関するもので
ある。
関するものであって、更に詳細には、集積回路において
設計オプションを選択するための装置において使用され
る並列コンデンサ及びダイオード構成体に関するもので
ある。
【０００２】
【従来の技術】複雑な集積回路の設計期間中において、
所定の機能的効果を達成するために最も効果的な回路形
態又は最も適切な構成要素を前もって確実性を持って確
立することはしばしば困難であることは公知である。例
えば、不可能でないにしても、電流発生器が供給する理
想的な電流や、与えられた回路に対する最も適切な介入
スレッシュホールドやある機能に対する最良の時定数を
評価することは困難な場合がある。更に、「オフセッ
ト」相殺回路の場合におけるように、補正の効果を評価
するために、例えば、パラメータを補正するためのネッ
トワークを使用して及び使用せずに幾つかの異なる動作
条件において集積回路の一部をテストすることが有用な
場合があり、オフセット相殺回路を排除することは「オ
フセット」の大きさを評価することを可能とする。
所定の機能的効果を達成するために最も効果的な回路形
態又は最も適切な構成要素を前もって確実性を持って確
立することはしばしば困難であることは公知である。例
えば、不可能でないにしても、電流発生器が供給する理
想的な電流や、与えられた回路に対する最も適切な介入
スレッシュホールドやある機能に対する最良の時定数を
評価することは困難な場合がある。更に、「オフセッ
ト」相殺回路の場合におけるように、補正の効果を評価
するために、例えば、パラメータを補正するためのネッ
トワークを使用して及び使用せずに幾つかの異なる動作
条件において集積回路の一部をテストすることが有用な
場合があり、オフセット相殺回路を排除することは「オ
フセット」の大きさを評価することを可能とする。
【０００３】集積回路の設計期間中に、一般的な機能的
特性は実質的に同一であるがわずかに異なる適用条件を
満足する集積回路を製造することを可能とするために、
回路形態及び／又はパラメータの幾つかの変数の間の選
択をオープンのままとしておくことが便利な場合がある
ことが知られている。
特性は実質的に同一であるがわずかに異なる適用条件を
満足する集積回路を製造することを可能とするために、
回路形態及び／又はパラメータの幾つかの変数の間の選
択をオープンのままとしておくことが便利な場合がある
ことが知られている。
【０００４】従って、上述した「設計オプション」を可
能とするために、前述した修正可能な接続又はメモリセ
ル又はレジスタの状態に依存して異なる動作状態をとる
ように関連する回路ユニットの入力を修正させることを
可能とする選択的にアドレス可能なメモリセル又はレジ
スタを設けるか又は修正可能な接続を設けることが設計
段階においてしばしば必要となる。次いで、種々のオプ
ションをテストし、それらのうちで、所望のものに最も
近い機能的特性を提供するものを選択し且つ生産を行う
べき集積回路の最終的なトポグラフィ即ち微細構造を画
定する。
能とするために、前述した修正可能な接続又はメモリセ
ル又はレジスタの状態に依存して異なる動作状態をとる
ように関連する回路ユニットの入力を修正させることを
可能とする選択的にアドレス可能なメモリセル又はレジ
スタを設けるか又は修正可能な接続を設けることが設計
段階においてしばしば必要となる。次いで、種々のオプ
ションをテストし、それらのうちで、所望のものに最も
近い機能的特性を提供するものを選択し且つ生産を行う
べき集積回路の最終的なトポグラフィ即ち微細構造を画
定する。
【０００５】上述した設計条件を満足させるような公知
の技術は、接続を確立するか又は確立しないままとさせ
る装置の端子を使用するもの、集積回路の適宜の端子間
に印加される高電流によって破壊することの可能な集積
回路内におけるヒューズを使用するもの、ＥＰＲＯＭセ
ルを使用するもの、プログラム可能なレジスタセルを使
用するもの、又は種々の設計オプションに対する異なる
メタリゼーションマスクを使用するものを提供してい
る。これら全ての技術は、最後に述べたものを除いて、
集積回路の極めて大きな面積を占有し、特に、装置の端
子を使用するものは、コンタクトパッドを形成すること
を必要とし、それは、公知の如く、大きな寸法のもので
あることが必要であり、ヒューズは信頼性がなく且つそ
れを破壊するために必要な大電流を流すために幅広の金
属接続用のストリップを必要とし、又占有する空間のみ
ならず、ＥＰＲＯＭセルは、更に、特別の製造プロセス
を必要とする。何れの場合においても、全てのこれらの
技術の場合には、パイロット信号を与えることが必要で
あり、それは、集積回路を制御するために、これも非常
に大きな適宜の金属トラックによって対応する点へ導通
させることが必要である。
の技術は、接続を確立するか又は確立しないままとさせ
る装置の端子を使用するもの、集積回路の適宜の端子間
に印加される高電流によって破壊することの可能な集積
回路内におけるヒューズを使用するもの、ＥＰＲＯＭセ
ルを使用するもの、プログラム可能なレジスタセルを使
用するもの、又は種々の設計オプションに対する異なる
メタリゼーションマスクを使用するものを提供してい
る。これら全ての技術は、最後に述べたものを除いて、
集積回路の極めて大きな面積を占有し、特に、装置の端
子を使用するものは、コンタクトパッドを形成すること
を必要とし、それは、公知の如く、大きな寸法のもので
あることが必要であり、ヒューズは信頼性がなく且つそ
れを破壊するために必要な大電流を流すために幅広の金
属接続用のストリップを必要とし、又占有する空間のみ
ならず、ＥＰＲＯＭセルは、更に、特別の製造プロセス
を必要とする。何れの場合においても、全てのこれらの
技術の場合には、パイロット信号を与えることが必要で
あり、それは、集積回路を制御するために、これも非常
に大きな適宜の金属トラックによって対応する点へ導通
させることが必要である。
【０００６】集積回路の設計者にとって公知の如く、最
も好ましい設計オプションを画定した後に、テスト構成
要素及び／又は接続のために意図された区域を回復する
ために集積回路のトポグラフィを修正することは不可能
であることがしばしばであり、従ってこれらの区域は不
可避的に喪失され、最終的な集積回路を小型のものとす
ることを阻害する。
も好ましい設計オプションを画定した後に、テスト構成
要素及び／又は接続のために意図された区域を回復する
ために集積回路のトポグラフィを修正することは不可能
であることがしばしばであり、従ってこれらの区域は不
可避的に喪失され、最終的な集積回路を小型のものとす
ることを阻害する。
【０００７】種々のオプションに対する異なるメタリゼ
ーションマスク、即ち、製造プロセスのステップからな
るシーケンスにおける最後の層の接続部の形成に対する
マスクにおける変形例を提供する技術に関しては、問題
は占有面積ではなく、なぜならば、この場合には、付加
的な構成要素や接続は必要ではなく、むしろ、それを実
施するために必要なコスト及び時間だからである。実際
に、テストされるべき各変形例は異なるマスクに対応し
ており、それ自身極めて高価なものであり、且つテスト
チップのバッチを製造することは、そのテストを評価す
るために非常に長い待ち時間を必要とする。従って、こ
の技術は、テストすべき変形例の数が非常に少ない場合
にのみ妥当なものである。
ーションマスク、即ち、製造プロセスのステップからな
るシーケンスにおける最後の層の接続部の形成に対する
マスクにおける変形例を提供する技術に関しては、問題
は占有面積ではなく、なぜならば、この場合には、付加
的な構成要素や接続は必要ではなく、むしろ、それを実
施するために必要なコスト及び時間だからである。実際
に、テストされるべき各変形例は異なるマスクに対応し
ており、それ自身極めて高価なものであり、且つテスト
チップのバッチを製造することは、そのテストを評価す
るために非常に長い待ち時間を必要とする。従って、こ
の技術は、テストすべき変形例の数が非常に少ない場合
にのみ妥当なものである。
【０００８】
【発明が解決しようとする課題】本発明は、以上の点に
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、信頼性があり、実際的に電力消費がゼロで
あり、占有面積が非常に小さく、付加的なマスク又は処
理ステップを必要とすることがなく、テストすべき変形
例の数に関する制限なしで使用することの可能な集積回
路において設計オプション間の選択を行うことを可能と
する装置を提供することを目的とする。本発明の別の目
的とするところは、Ｎ又はＰウエルを含むＣＭＯＳ技術
において及びスタンダードなバイポーラ技術において実
現することの可能な並列結合させたダイオードとコンデ
ンサとを具備する構成体を提供することである。本発明
の更に別の目的とするところは、上述した目的を達成す
ることの可能な集積回路及びその製造方法を提供するこ
とである。
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、信頼性があり、実際的に電力消費がゼロで
あり、占有面積が非常に小さく、付加的なマスク又は処
理ステップを必要とすることがなく、テストすべき変形
例の数に関する制限なしで使用することの可能な集積回
路において設計オプション間の選択を行うことを可能と
する装置を提供することを目的とする。本発明の別の目
的とするところは、Ｎ又はＰウエルを含むＣＭＯＳ技術
において及びスタンダードなバイポーラ技術において実
現することの可能な並列結合させたダイオードとコンデ
ンサとを具備する構成体を提供することである。本発明
の更に別の目的とするところは、上述した目的を達成す
ることの可能な集積回路及びその製造方法を提供するこ
とである。
【０００９】
【課題を解決するための手段】本発明の一側面によれ
ば、集積回路装置に対する多数の設計形態のうちの一つ
を選択することの可能な集積回路が提供される。本回路
は、第一及び第二供給端子及び第一導電型の基板を有し
ている。複数個の半導体層を前記基板上に形成し且つそ
の中に一組の集積回路構成要素を形成する。該一組の構
成要素のうちの回路ユニットは、信号に応答して多数の
形態のうちの一つの形態とさせるべく動作可能である。
前記一組の構成要素のうちの除去可能なリンクは該第一
供給端子へ結合している第一リンク端子を有している。
該一組の構成要素のうちのバッファは、第二リンク端子
へ結合しているバッファ入力端子と該回路ユニットへ結
合しているバッファ出力端子とを有している。該バッフ
ァは、該バッファ出力端子において該信号を発生すべく
動作可能である。絶縁体が前記基板の一部に亘って設け
られており、第一及び第二直接基板コンタクトを露出さ
せるべくパターン形成されている。該第一コンタクトは
該第二リンク端子へ結合しており且つ該第二コンタクト
は該第一及び第二コンタクトの間で該絶縁体上に形成さ
れている第二供給端子へ結合している。該基板の表面区
域内における第一導電型の第一領域が該第一コンタクト
の下側に形成されている。第二導電型の第二領域が該絶
縁体の下側に形成されており且つ該第二コンタクトを超
えて延在している。該第二領域は該第一領域から横方向
に離隔されており、且つ該第一及び第二領域及び絶縁体
は該集積回路内にダイオードと並列して容量要素を形成
している。
ば、集積回路装置に対する多数の設計形態のうちの一つ
を選択することの可能な集積回路が提供される。本回路
は、第一及び第二供給端子及び第一導電型の基板を有し
ている。複数個の半導体層を前記基板上に形成し且つそ
の中に一組の集積回路構成要素を形成する。該一組の構
成要素のうちの回路ユニットは、信号に応答して多数の
形態のうちの一つの形態とさせるべく動作可能である。
前記一組の構成要素のうちの除去可能なリンクは該第一
供給端子へ結合している第一リンク端子を有している。
該一組の構成要素のうちのバッファは、第二リンク端子
へ結合しているバッファ入力端子と該回路ユニットへ結
合しているバッファ出力端子とを有している。該バッフ
ァは、該バッファ出力端子において該信号を発生すべく
動作可能である。絶縁体が前記基板の一部に亘って設け
られており、第一及び第二直接基板コンタクトを露出さ
せるべくパターン形成されている。該第一コンタクトは
該第二リンク端子へ結合しており且つ該第二コンタクト
は該第一及び第二コンタクトの間で該絶縁体上に形成さ
れている第二供給端子へ結合している。該基板の表面区
域内における第一導電型の第一領域が該第一コンタクト
の下側に形成されている。第二導電型の第二領域が該絶
縁体の下側に形成されており且つ該第二コンタクトを超
えて延在している。該第二領域は該第一領域から横方向
に離隔されており、且つ該第一及び第二領域及び絶縁体
は該集積回路内にダイオードと並列して容量要素を形成
している。
【００１０】
【発明の実施の形態】図１において、集積回路１０が本
発明に基づく装置１１を有しており、且つ回路ユニット
１２を有している。ユニット１２は、一例として、その
制御端子へ印加される信号に依存して二つの異なる動作
状態をとることの可能な回路の非常に簡単な形態を表わ
している。ユニット１２は直列接続されている２個の抵
抗Ｒ１及びＲ２を有しており、且つスイッチＳＷとして
示した電子スイッチを有しており、スイッチＳＷは抵抗
Ｒ１と並列に接続されており且つ制御端子１３を有して
いる。この場合には、二つの異なる動作状態は、電子ス
イッチＳＷの開成状態又は閉成状態に依存して、回路ユ
ニット１２の端子１４と１５との間の抵抗の二つの異な
る値である。
発明に基づく装置１１を有しており、且つ回路ユニット
１２を有している。ユニット１２は、一例として、その
制御端子へ印加される信号に依存して二つの異なる動作
状態をとることの可能な回路の非常に簡単な形態を表わ
している。ユニット１２は直列接続されている２個の抵
抗Ｒ１及びＲ２を有しており、且つスイッチＳＷとして
示した電子スイッチを有しており、スイッチＳＷは抵抗
Ｒ１と並列に接続されており且つ制御端子１３を有して
いる。この場合には、二つの異なる動作状態は、電子ス
イッチＳＷの開成状態又は閉成状態に依存して、回路ユ
ニット１２の端子１４と１５との間の抵抗の二つの異な
る値である。
【００１１】選択装置１１がインバータ１６を有してお
り、その出力端１７は電子スイッチＳＷの制御端子１３
へ接続しており、且つその入力端子１８は二つの点Ａ及
びＢの間で破壊することの可能な導体によって集積回路
の供給端子のうちの一方Ｖｄｄへ接続している。インバ
ータ１６の入力端１８は、本実施例においてはコンデン
サＣ１である容量手段とそれと並列に接続されている本
実施例においては逆方向に接続されているダイオードＤ
１である単一方向導通構成要素とによって接地である集
積回路の他方の供給端子へ接続している。
り、その出力端１７は電子スイッチＳＷの制御端子１３
へ接続しており、且つその入力端子１８は二つの点Ａ及
びＢの間で破壊することの可能な導体によって集積回路
の供給端子のうちの一方Ｖｄｄへ接続している。インバ
ータ１６の入力端１８は、本実施例においてはコンデン
サＣ１である容量手段とそれと並列に接続されている本
実施例においては逆方向に接続されているダイオードＤ
１である単一方向導通構成要素とによって接地である集
積回路の他方の供給端子へ接続している。
【００１２】入力端１８と供給端子Ｖｄｄとの間又は少
なくともそのうちの一部で点Ａ及びＢとの間の接続は、
好適には金属からなる導電性トラック又はリンクを有し
ており、それは集積回路上を延在しており、又は、より
正確には、それが形成されている半導体物質の「チッ
プ」の表面上を延在しており且つ半導体装置の表面を検
査する通常の機器によって容易に認識することが可能で
あり且つ通常の機械的又はレーザ切断装置によって破
壊、除去又は開放させることが可能なものである。Ａと
Ｂとの間の接続を不変のままとした場合には、インバー
タ１５の入力端は高レベルにあり且つその出力端１７は
低レベルにある。これらの条件下においては、電子スイ
ッチＳＷは活性化されず、即ち、それは開成状態にあり
且つ端子１４と１５との間にあるユニット１２の状態は
直列している二つの抵抗Ｒ１及びＲ２の抵抗値の和によ
って画定される。
なくともそのうちの一部で点Ａ及びＢとの間の接続は、
好適には金属からなる導電性トラック又はリンクを有し
ており、それは集積回路上を延在しており、又は、より
正確には、それが形成されている半導体物質の「チッ
プ」の表面上を延在しており且つ半導体装置の表面を検
査する通常の機器によって容易に認識することが可能で
あり且つ通常の機械的又はレーザ切断装置によって破
壊、除去又は開放させることが可能なものである。Ａと
Ｂとの間の接続を不変のままとした場合には、インバー
タ１５の入力端は高レベルにあり且つその出力端１７は
低レベルにある。これらの条件下においては、電子スイ
ッチＳＷは活性化されず、即ち、それは開成状態にあり
且つ端子１４と１５との間にあるユニット１２の状態は
直列している二つの抵抗Ｒ１及びＲ２の抵抗値の和によ
って画定される。
【００１３】点ＡとＢとの間の接続が破壊される場合に
は、入力端子１８における電圧は実質的に接地、即ち０
Ｖであり、且つインバータ１６の出力端は高レベルにあ
る。これらの条件下においては、電子スイッチＳＷが活
性化され即ちそれは閉成され、端子１４と１５との間の
ユニット１２の状態は抵抗Ｒ１のみの抵抗値によって画
定される。なぜならば、抵抗Ｒ２はスイッチＳＷによっ
て短絡されるからである。ダイオードＤ１の機能は、接
地に関しての抵抗値が実際上無限大である入力端子１８
が正電圧へ充電されることを防止することであり、この
電圧は、集積回路の長期間の動作の後、インバータ１６
の入力容量において及びコンデンサＣ１の誘電体内にト
ラップされる電荷の結果としてインバータがトリガされ
るスレッシュホールドに到達する場合がある。ダイオー
ドＤ１は、入力端子１８と接地との間に非常に高いもの
であるが有限の抵抗値を導入している。即ち、ダイオー
ドＤ１はノード１８に電荷が蓄積する場合に、端子１８
と接地との間でリーク電流が流れることを許容する。こ
のリーク電流はノード１８を放電させ、従って点ＡとＢ
との間の接続が開成されるか又はその他の態様で除去さ
れる場合に、ノード１８における電荷の蓄積を防止す
る。一方、ダイオードＤ１は点ＡとＢとの間の接続が不
変のままである場合には本装置の動作に影響を与えるこ
とはない。なぜならば、それは逆方向に接続されている
からである。
は、入力端子１８における電圧は実質的に接地、即ち０
Ｖであり、且つインバータ１６の出力端は高レベルにあ
る。これらの条件下においては、電子スイッチＳＷが活
性化され即ちそれは閉成され、端子１４と１５との間の
ユニット１２の状態は抵抗Ｒ１のみの抵抗値によって画
定される。なぜならば、抵抗Ｒ２はスイッチＳＷによっ
て短絡されるからである。ダイオードＤ１の機能は、接
地に関しての抵抗値が実際上無限大である入力端子１８
が正電圧へ充電されることを防止することであり、この
電圧は、集積回路の長期間の動作の後、インバータ１６
の入力容量において及びコンデンサＣ１の誘電体内にト
ラップされる電荷の結果としてインバータがトリガされ
るスレッシュホールドに到達する場合がある。ダイオー
ドＤ１は、入力端子１８と接地との間に非常に高いもの
であるが有限の抵抗値を導入している。即ち、ダイオー
ドＤ１はノード１８に電荷が蓄積する場合に、端子１８
と接地との間でリーク電流が流れることを許容する。こ
のリーク電流はノード１８を放電させ、従って点ＡとＢ
との間の接続が開成されるか又はその他の態様で除去さ
れる場合に、ノード１８における電荷の蓄積を防止す
る。一方、ダイオードＤ１は点ＡとＢとの間の接続が不
変のままである場合には本装置の動作に影響を与えるこ
とはない。なぜならば、それは逆方向に接続されている
からである。
【００１４】図２は図１の装置１１の反転形態のものを
示している。この場合には、実際に、インバータ１６′
の出力端子１７′は、その入力端１８′と接地との間の
接続が不変のままである場合には高レベルにあり且つそ
の接続が破壊される場合には低レベルにある。コンデン
サＣ２及びダイオードＤ２は図１のコンデンサＣ１及び
ダイオードＤ１と同一の機能を有しており、それらは、
それぞれ、Ａ′とＢ′との間の接続が切断された後に、
インバータ１６′の入力端子１８′が高い値に止まり、
即ち正供給電圧Ｖｄｄに近いものであり且つその端子と
端子Ｖｄｄとの間に有限の抵抗値を構成することを確保
している。
示している。この場合には、実際に、インバータ１６′
の出力端子１７′は、その入力端１８′と接地との間の
接続が不変のままである場合には高レベルにあり且つそ
の接続が破壊される場合には低レベルにある。コンデン
サＣ２及びダイオードＤ２は図１のコンデンサＣ１及び
ダイオードＤ１と同一の機能を有しており、それらは、
それぞれ、Ａ′とＢ′との間の接続が切断された後に、
インバータ１６′の入力端子１８′が高い値に止まり、
即ち正供給電圧Ｖｄｄに近いものであり且つその端子と
端子Ｖｄｄとの間に有限の抵抗値を構成することを確保
している。
【００１５】図３に示した本発明に基づく装置の好適実
施例においては、インバータ１６は一対の相補的電界効
果トランジスタ、即ちＰチャンネルトランジスタＭＰと
ＮチャンネルトランジスタＭＮとを有しており、それら
のドレイン電極は共通接続して出力端子１３を形成して
おり、それらのゲートは共通接続されて入力端子１８を
形成しており、それらのソース電極のうちの一方は正供
給端子Ｖｄｄへ接続しており且つ他方のソース電極は負
供給電圧即ち接地へ接続している。
施例においては、インバータ１６は一対の相補的電界効
果トランジスタ、即ちＰチャンネルトランジスタＭＰと
ＮチャンネルトランジスタＭＮとを有しており、それら
のドレイン電極は共通接続して出力端子１３を形成して
おり、それらのゲートは共通接続されて入力端子１８を
形成しており、それらのソース電極のうちの一方は正供
給端子Ｖｄｄへ接続しており且つ他方のソース電極は負
供給電圧即ち接地へ接続している。
【００１６】図３には、更に、トランジスタＭＰ及びＭ
Ｎのゲート端子とソース端子との間にそれぞれ存在する
内在的容量ＣＭＰ，ＣＭＮが示されており、更にコンデ
ンサＣ３及びダイオードＤ３は、それぞれ、図１のコン
デンサＣ１及びダイオードＤ１に対応している。コンデ
ンサＣ３の容量を選択する場合に、上述した内在的容量
を考慮に入れねばならない。注意すべきことであるが、
容量ＣＭＮは入力端子１８と接地との間のコンデンサＣ
３の効果を増加させ、一方容量ＣＭＰはその効果を減少
させる傾向がある。ＣＭＮ，ＣＭＰ，Ｃ３は図面中にお
ける同一の記号によって示したコンデンサの容量を表わ
しており且つＶｓがインバータのスレッシュホールド、
即ち、出力端子１３における論理状態を変化させる入力
端子１８と接地との間の電圧を表わしている場合には、
コンデンサＣ３の容量は以下の関係を満足するものでな
ければならない。
Ｎのゲート端子とソース端子との間にそれぞれ存在する
内在的容量ＣＭＰ，ＣＭＮが示されており、更にコンデ
ンサＣ３及びダイオードＤ３は、それぞれ、図１のコン
デンサＣ１及びダイオードＤ１に対応している。コンデ
ンサＣ３の容量を選択する場合に、上述した内在的容量
を考慮に入れねばならない。注意すべきことであるが、
容量ＣＭＮは入力端子１８と接地との間のコンデンサＣ
３の効果を増加させ、一方容量ＣＭＰはその効果を減少
させる傾向がある。ＣＭＮ，ＣＭＰ，Ｃ３は図面中にお
ける同一の記号によって示したコンデンサの容量を表わ
しており且つＶｓがインバータのスレッシュホールド、
即ち、出力端子１３における論理状態を変化させる入力
端子１８と接地との間の電圧を表わしている場合には、
コンデンサＣ３の容量は以下の関係を満足するものでな
ければならない。
【００１７】 ＣＭＰ／（Ｃ３＋ＣＭＮ＋ＣＭＰ） Ｖｄｄ＜Ｖｓ トランジスタＭＰ及びＭＮは、該スレッシュホールドが
十分に高いものであるような寸法とすることが可能であ
り且つトランジスタＭＰは非常に小型のものとすること
が可能であり、従って低容量ＣＭＰの場合には、コンデ
ンサＣ３を非常に小型のものとすることが可能である。
十分に高いものであるような寸法とすることが可能であ
り且つトランジスタＭＰは非常に小型のものとすること
が可能であり、従って低容量ＣＭＰの場合には、コンデ
ンサＣ３を非常に小型のものとすることが可能である。
【００１８】上述した装置は、ＣＭＯＳシリコン集積回
路を製造する方法によって特に効果的に製造することが
可能であり、その場合に、該コンデンサは、電極とし
て、シリコン基板の強くドープした領域、例えば、Ｐ型
基板上に砒素でイオン注入した領域と、二酸化シリコン
からなる薄い層で分離された多結晶シリコンの対向する
部分を使用して形成することが可能である。この場合に
は、コンデンサＣ３は図４に示したように形成され、そ
の場合に、シリコン基板は２０で示してあり、第一電極
を形成する強くドープしたＮ型領域は２１で示してあ
り、誘電体を形成する二酸化シリコンは２２で示してあ
り、且つ第二電極を形成する多結晶シリコンからなる層
は２３で示してある。領域２１の表面上に形成した金属
接続体２４ａは二つのトランジスタ（不図示）のゲート
電極へ通じており、即ち、インバータ１６の入力端子１
８へ接続しており、且つ第二電極２３は接地端子へ接続
し、且つ金属領域２４ｂによってＰ＋領域２５において
基板２０へ接続している。
路を製造する方法によって特に効果的に製造することが
可能であり、その場合に、該コンデンサは、電極とし
て、シリコン基板の強くドープした領域、例えば、Ｐ型
基板上に砒素でイオン注入した領域と、二酸化シリコン
からなる薄い層で分離された多結晶シリコンの対向する
部分を使用して形成することが可能である。この場合に
は、コンデンサＣ３は図４に示したように形成され、そ
の場合に、シリコン基板は２０で示してあり、第一電極
を形成する強くドープしたＮ型領域は２１で示してあ
り、誘電体を形成する二酸化シリコンは２２で示してあ
り、且つ第二電極を形成する多結晶シリコンからなる層
は２３で示してある。領域２１の表面上に形成した金属
接続体２４ａは二つのトランジスタ（不図示）のゲート
電極へ通じており、即ち、インバータ１６の入力端子１
８へ接続しており、且つ第二電極２３は接地端子へ接続
し、且つ金属領域２４ｂによってＰ＋領域２５において
基板２０へ接続している。
【００１９】図５は図４に示したように、並列結合させ
たダイオードＤ１とコンデンサＣ１の第二実施例を示し
ている。この構成においては、第一誘電体２２を注入領
域２１に亘って基板２０上に形成した後に、該誘電体を
パターン形成して二つの基板コンタクトを露出させる。
次いで、典型的にボロンドーパントイオンを使用して注
入ステップを実施して、基板内に強くドープしたＰ型領
域を与える。強くドープしたＰ型領域は第二コンタクト
の下側に形成して、ダイオードＤ１に対する第二電極を
確立する。その後に、多結晶シリコン層２３を誘電体２
２の上及び第二コンタクト内に付着形成して、第二電極
を多結晶シリコン層２３と結合させる。該多結晶シリコ
ンを付着形成期間中か又は付着形成した後に別個のドー
ピングステップによってボロンでドープする。第一コン
タクト内に金属接続２４を形成する。この構成体は、図
４の実施例の二つの接地リードを単一のリードへ結合さ
せている。その結果、点線で示したようなダイオード
と、コンデンサが入力端子１８と接地端子２６との間に
おいて並列的に形成される。
たダイオードＤ１とコンデンサＣ１の第二実施例を示し
ている。この構成においては、第一誘電体２２を注入領
域２１に亘って基板２０上に形成した後に、該誘電体を
パターン形成して二つの基板コンタクトを露出させる。
次いで、典型的にボロンドーパントイオンを使用して注
入ステップを実施して、基板内に強くドープしたＰ型領
域を与える。強くドープしたＰ型領域は第二コンタクト
の下側に形成して、ダイオードＤ１に対する第二電極を
確立する。その後に、多結晶シリコン層２３を誘電体２
２の上及び第二コンタクト内に付着形成して、第二電極
を多結晶シリコン層２３と結合させる。該多結晶シリコ
ンを付着形成期間中か又は付着形成した後に別個のドー
ピングステップによってボロンでドープする。第一コン
タクト内に金属接続２４を形成する。この構成体は、図
４の実施例の二つの接地リードを単一のリードへ結合さ
せている。その結果、点線で示したようなダイオード
と、コンデンサが入力端子１８と接地端子２６との間に
おいて並列的に形成される。
【００２０】図１及び２の回路構造は、図６及び７に示
したように、図５の構成に対して分離ウエル３０を付加
することによって任意の相補的バイポーラ技術及び任意
のＣＭＯＳ技術において実現することが可能である。分
離ウエル３０は、それぞれ、第一及び第二導電型を有し
ており、且つ典型的な注入及び拡散ステップによって形
成される。図１の回路の場合には、典型的にはボロンイ
オンであるＰ型ドーパントを注入して図６に示したよう
な分離ウエル３０からなる構成を形成する。一方、図７
に示したように、典型的に砒素イオンからなるＮ型ドー
パントを注入して図２の回路に対する分離ウエル３０を
形成する。
したように、図５の構成に対して分離ウエル３０を付加
することによって任意の相補的バイポーラ技術及び任意
のＣＭＯＳ技術において実現することが可能である。分
離ウエル３０は、それぞれ、第一及び第二導電型を有し
ており、且つ典型的な注入及び拡散ステップによって形
成される。図１の回路の場合には、典型的にはボロンイ
オンであるＰ型ドーパントを注入して図６に示したよう
な分離ウエル３０からなる構成を形成する。一方、図７
に示したように、典型的に砒素イオンからなるＮ型ドー
パントを注入して図２の回路に対する分離ウエル３０を
形成する。
【００２１】注意すべきことであるが、図３のダイオー
ドＤ３は、付加的なシリコン面積を使用することなしに
且つさらなる処理ステップを必要とすることなしに、コ
ンデンサＣ３と共に形成される。容易に理解されるよう
に、該ダイオードは、実際には、領域２１と基板２０と
の間の接合によって形成される。同様に、異なるプロセ
スの場合には、カソードが接地に関してある容量を有し
ているダイオードを製造することが可能であり、従っ
て、その場合には実際のコンデンサを形成することは必
要ではない。なぜならば、該ダイオードの寄生即ち内在
的な容量を使用してコンデンサＣ３の機能を得ることが
可能だからである。
ドＤ３は、付加的なシリコン面積を使用することなしに
且つさらなる処理ステップを必要とすることなしに、コ
ンデンサＣ３と共に形成される。容易に理解されるよう
に、該ダイオードは、実際には、領域２１と基板２０と
の間の接合によって形成される。同様に、異なるプロセ
スの場合には、カソードが接地に関してある容量を有し
ているダイオードを製造することが可能であり、従っ
て、その場合には実際のコンデンサを形成することは必
要ではない。なぜならば、該ダイオードの寄生即ち内在
的な容量を使用してコンデンサＣ３の機能を得ることが
可能だからである。
【００２２】本発明に基づく装置は、非常に小さな区域
内に形成することが可能である。なぜならば、それは単
に２個の信号トランジスタ、即ち非常に低パワーのトラ
ンジスタと、小さな容量のコンデンサと、上述した実施
例における如く内在的にコンデンサの構造から得られる
ダイオードによって形成されており、更に、何ら制御信
号を必要とするものではなく、従って集積回路上に何ら
付加的な導電性トラックを必要とするものでないからで
ある。更に、関与する電流は単にリーク電流に過ぎない
のでそれは実際的には電力消費がゼロである。実際上の
実施例においては、２５ｍｍ2の面積を有する集積回路
上において、本発明に基づく装置によって占有される面
積は約５００μｍ2である。一方、前述した従来技術の
中で、異なるオプションに対して異なるメタリゼーショ
ンマスクを与えるものを除いて、本発明と同様の設計オ
プションを得るためには少なくとも１０倍大きな面積を
必要とする。
内に形成することが可能である。なぜならば、それは単
に２個の信号トランジスタ、即ち非常に低パワーのトラ
ンジスタと、小さな容量のコンデンサと、上述した実施
例における如く内在的にコンデンサの構造から得られる
ダイオードによって形成されており、更に、何ら制御信
号を必要とするものではなく、従って集積回路上に何ら
付加的な導電性トラックを必要とするものでないからで
ある。更に、関与する電流は単にリーク電流に過ぎない
のでそれは実際的には電力消費がゼロである。実際上の
実施例においては、２５ｍｍ2の面積を有する集積回路
上において、本発明に基づく装置によって占有される面
積は約５００μｍ2である。一方、前述した従来技術の
中で、異なるオプションに対して異なるメタリゼーショ
ンマスクを与えるものを除いて、本発明と同様の設計オ
プションを得るためには少なくとも１０倍大きな面積を
必要とする。
【００２３】当然に、これらの装置の多くのものを全て
の可能な設計オプションを評価することを可能とするた
めに、同一の集積回路上において同時に形成することが
可能である。全ての最も好ましい設計変形例を識別した
場合には、生産を行うための集積回路の接続レイアウト
を画定するための単一のマスクを与えることが可能であ
る。その後の変形は、このマスクの修正のみによって可
能となる。
の可能な設計オプションを評価することを可能とするた
めに、同一の集積回路上において同時に形成することが
可能である。全ての最も好ましい設計変形例を識別した
場合には、生産を行うための集積回路の接続レイアウト
を画定するための単一のマスクを与えることが可能であ
る。その後の変形は、このマスクの修正のみによって可
能となる。
【００２４】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。例えば、インバータを非相補的電界効果トランジス
タによって、又は相補的又は非相補的バイポーラトラン
ジスタによって、又は非反転型バッファによって置換さ
せることが可能であり、本発明に基づく装置が意図する
集積回路のタイプ及び問題となる時において使用可能な
製造プロセスに従ってその様な置換をなすことが可能で
ある。
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。例えば、インバータを非相補的電界効果トランジス
タによって、又は相補的又は非相補的バイポーラトラン
ジスタによって、又は非反転型バッファによって置換さ
せることが可能であり、本発明に基づく装置が意図する
集積回路のタイプ及び問題となる時において使用可能な
製造プロセスに従ってその様な置換をなすことが可能で
ある。
【図１】 本発明に基づく装置を有する集積回路を示し
た概略回路図。
た概略回路図。
【図２】 本発明に基づく装置の変形例を示した概略回
路図。
路図。
【図３】 図１の装置の好適実施例を示した回路図。
【図４】 本発明の第一実施例に基づく装置を有する集
積回路の一部を示した概略断面図。
積回路の一部を示した概略断面図。
【図５】 本発明の第二実施例に基づく図１における集
積回路の一部を示した概略断面図。
積回路の一部を示した概略断面図。
【図６】 本発明の第三実施例に基づく図１における集
積回路の一部を示した概略断面図。
積回路の一部を示した概略断面図。
【図７】 本発明の第四実施例に基づく図２に示したよ
うな集積回路の一部を示した概略断面図。
うな集積回路の一部を示した概略断面図。
１０ 集積回路 １１ 装置 １２ 回路ユニット １３ 制御端子 １４，１５ 端子 １６ インバータ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 リチャード エイ． ブランチャード アメリカ合衆国， カリフォルニア 94024， ロス アルトス， モーラ ド ライブ 10724 (72)発明者 ピエランジェロ コンファロニエリ イタリア国， ベルガモ， ６−24040 カノニカ ダッダ， ヴィア ベルガモ （番地の表示なし)
Claims (15)
- 【請求項１】 集積回路において、 基板へ結合している第一及び第二供給端子、 前記基板上に形成されており且つその中に形成されてい
る一組の集積回路構成要素を具備する複数個の半導体
層、 信号に応答して多数の形態のうちの一つの形態とすべく
動作可能な前記一組の構成要素のうちの回路ユニット、 前記第一供給端子へ結合している第一リンク端子と第二
リンク端子とを具備する前記一組の構成要素のうちの除
去可能なリンク、 前記第二リンク端子へ結合しているバッファ入力端子と
前記回路ユニットへ結合しているバッファ出力端子とを
具備しており前記バッファ出力端子において前記信号を
発生すべく動作可能な前記一組の構成要素のうちのバッ
ファ、 第一及び第二直接基板コンタクトを露出すべくパターン
形成されている前記基板の一部の上の絶縁体であって、
前記第一コンタクトが前記第二リンク端子へ結合してお
り且つ前記第二コンタクトが前記第一及び第二コンタク
トの間の前記絶縁体上に形成されている前記第二供給端
子へ結合されている絶縁体、 前記第一コンタクト下側の前記基板の表面区域内におけ
る第一導電型の第一領域、 前記絶縁体の下側に形成されており且つ前記第二コンタ
クトを超えて延在している第二導電型の第二領域であっ
て、前記第二領域が前記第一領域から横方向に離隔され
ており、且つ前記第一及び第二領域及び絶縁体が前記集
積回路内のダイオードと並列な容量要素を形成している
第二領域、を有することを特徴とする集積回路。 - 【請求項２】 請求項１において、前記容量要素の電荷
値が前記バッファのスレッシュホールド電圧値より低い
ことを特徴とする集積回路。 - 【請求項３】 請求項１において、前記第二リンク端子
が前記ヒューズが飛ばされた場合に高インピーダンスを
有することを特徴とする集積回路。 - 【請求項４】 請求項１において、前記回路ユニット及
び前記バッファが前記基板内に形成されている構成要素
を有していることを特徴とする集積回路。 - 【請求項５】 請求項１において、前記第一及び第二領
域が前記第二導電型のウエル領域内に含まれていること
を特徴とする集積回路。 - 【請求項６】 請求項５において、前記基板が前記第一
導電型のものであることを特徴とする集積回路。 - 【請求項７】 請求項１において、前記基板が前記第二
導電型のものであることを特徴とする集積回路。 - 【請求項８】 請求項１において、電力消費が減少され
ていることを特徴とする集積回路。 - 【請求項９】 集積回路の製造方法において、 基板内に高度にドープした第一導電型の第一領域を注入
し、 前記基板上及び前記第一領域上に酸化物層を形成し、 前記酸化物層をパターン形成して第一及び第二コンタク
ト区域を露出させ、前記第一コンタクト区域は前記第一
領域上に形成し、 前記第一領域から横方向に離隔され且つ前記第二コンタ
クト区域の下側において前記基板内に高度にドープした
第二導電型の第二領域を注入し、 前記第二コンタクト区域に亘り且つ前記第一領域の一部
の上方にポリシリコン層を形成し、 前記第一コンタクト区域内に金属コンタクトを形成し、 前記ポリシリコン層を第一供給端子へ結合させ且つ前記
金属コンタクトを第二供給端子へ結合させ、その結果並
列に結合されたコンデンサとダイオードとを形成する、
上記各ステップを有することを特徴とする方法。 - 【請求項１０】 請求項９において、更に、前記第一及
び第二領域を受入れるための前記第二導電型の深いウエ
ル領域を注入することを特徴とする方法。 - 【請求項１１】 請求項９において、前記基板を前記第
二導電型を有するようにドープすることを特徴とする方
法。 - 【請求項１２】 請求項９において、更に、 前記基板上に複数個の半導体層を形成し且つその中に一
組の集積回路構成要素を形成し、 信号に応答して多数の形態のうちの一つの形態とすべく
動作可能な前記一組の構成要素のうちの回路ユニットを
形成し、 前記第一供給端子へ結合している第一リンク端子と前記
金属コンタクトへ結合している第二リンク端子とを具備
する前記一組の構成要素のうちの除去可能なリンクを形
成し、 前記第二リンク端子へ結合しているバッファ入力端子と
前記回路ユニットへ結合しているバッファ出力端子とを
具備しており前記バッファ出力端子において前記信号を
発生すべく動作可能な前記一組の構成要素のうちのバッ
ファ回路を形成する、上記各ステップを有することを特
徴とする方法。 - 【請求項１３】 請求項１２において、前記バッファ回
路が一対の相補的電界効果トランジスタであって、その
共通ドレイン電極がインバータの出力端子を形成してお
り、その共通ゲート電極が前記インバータの入力端子を
形成しており、且つそのうちの一方のソース電極が第一
供給端子へ接続しており且つ他方が前記第二供給端子へ
接続していることを特徴とする方法。 - 【請求項１４】 請求項１２において、前記バッファ回
路がインバータであることを特徴とする方法。 - 【請求項１５】 集積回路用の多数の設計形態のうちの
一つを選択する回路において、 第一及び第二供給端子であって前記第二供給端子が接地
電圧にある第一及び第二供給端子、 信号に応答して前記形態のうちの一つの形態とすべく動
作可能なユニット、 前記第一供給端子へ結合している第一リンク端子と第二
リンク端子とを具備する除去可能なリンク、 前記第二リンク端子へ結合しているバッファ入力端子と
前記ユニットへ結合しているバッファ出力端子とを具備
するバッファであって、前記出力端子において前記信号
を発生すべく動作可能であり且つ前記バッファ入力端子
が前記リンクを破壊した場合に高インピーダンスを有す
るバッファ、 前記バッファ入力端子へ結合しているカソードと前記第
二供給端子へ結合しているアノードとを具備するダイオ
ード、を有することを特徴とする回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US77841696A | 1996-12-31 | 1996-12-31 | |
| US08/778416 | 1996-12-31 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10242290A true JPH10242290A (ja) | 1998-09-11 |
Family
ID=25113282
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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