KR910001533B1 - 휴즈회로와 그내의 휴즈상태 검출회로를 갖는 반도체장치 - Google Patents

휴즈회로와 그내의 휴즈상태 검출회로를 갖는 반도체장치 Download PDF

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Abstract

내용 없음.

Description

휴즈회로와 그내의 휴즈상태 검출회로를 갖는 반도체장치
제1도는 여분형태를 적용하는 반도체 메모리장치에 응용되는 본 발명에 의한 반도체장치의 실시예를 나타내는 시스템 개통도.
제2도는 제1도에 보인 반도체장치내의 여분제어회로의 실시예를 나타내는 시스템 회로도.
제3도는 제2도에 나타낸 여분제어회로의 요부를 나타내는 회로도.
제4도는 제1도에 보인 반도체장치내의 여분제어회로의 또다른 실시예를 나타내는 시스템 회로도.
본 발명은 휴즈회로내의 휴즈의 상태들을 검출하기 위한 휴즈상태 검출회로를 갖는 반도체장치에 관한것으로 특히 복수의 휴즈쌍을 구비한 휴즈회로와 그 휴즈회로내의 각 휴즈쌍의 상태를 검출하기 위한 휴즈상태 검출회로를 갖는 반도체장치에 관한 것이다.
전기 또는 레이저 프로그래밍에 의해 용단되는 휴즈들을 반도체장치들에서 자주 사용하고 있다. 예를들어 여분형태를 적용하는 반도체 메모리장치에 휴즈들을 사용하므로서 여분 메모리 셀을 불량 메모리 셀 대신 사용하도록 할수 있다. 그밖에도, 휴즈들은 반도체장치에 제공되는 저항들과 같은 회로소자들을 하나 또는 그이상 선택하기위해 종종 사용된다. 랜돔 억세스 메모리(RAM)와 같은 반도체 메모리장치의 경우에는 대량의 메모리 셀드이 로우들과 컬럼들을 따라 배열된다.
제조공정중 메모리장치에 발생되는 불량률은 메모리장치의 집적도와 비교적 무관하고 제조기술과 관계가 있다. 일반적으로, 메모리장치의 집적도가 클수록 정상 메모리 셀 대 불량 메모리 셀의 비가 커진다. 이것이 메모리 장치의 집적도를 증가시키는 장점중의 하나가 된다.
그러나, 메모리장치가 불량 메모리 셀들을 포함하여, 메모리 장치는 정상 동작하지 않으므로 파괴할 수 밖에 없다. 결과적으로, 불량 메모리 셀 대 정상 메모리 셀의 비가 낮음에도 불구하고, 메모리장치의 제조수율은 감소된다.
불량 메모리 셀들의 이러한 문제점을 극복하기위해 메모리장치에 여분형태를 적용한다. 여분형태에 의하면 1 또는 2개의 로우들 또는 컬럼들의 여분 메모리 셀들을 구비함으로써 불량 로우 또는 컬럼내에서 1개의 불량 메모리 셀이 검출될때 그 불량 로우 또는 컬럼의 메모리 셀 대신 1개의 로우 또는 컬럼의 여분 메모리셀이 선택될 수 있다. 또한 여분 제어회로를 구비함으로써 불량 로우 또는 컬럼의 메모리 셀들에 관한 어드레스 정보를 기억해뒀다가 불량 로우 또는 컬럼의 어드레스에 응답하여 정상 메모리 셀들을 선택하기 위한 정규 디코오더들을 부동시킨다음 여분 메모리 셀들의 로우 또는 컬럼을 선택한다. 여분제어회로는 정보기억을 위한 휴즈기억회로를 각각 갖는 휴즈형 판독전용 메모리들(ROMs)을 포함한다.
종래의 장치내의 단위 정보기억을 위한 휴즈기억회로는 기억할 어드레스 정보의 각 비트마다 하나의 휴즈를 결합하고있다. 그러므로 정보기억을 위한 휴즈기억회로는 용단 또는 비용단 휴즈에 의해 데이타 "1" 또는 "0"을 기억한다. 예를들면 데이타 "1"을 기입할시에 폴리실리콘 휴즈는 전기 또는 레이저 프로그래밍에 의해 용단된다. 그러나, 특히 폴리실리콘 휴즈를 전기적인 프로그래밍에 의해 용단할때 폴리실리콘 휴즈는 메모리장치가 수명을 다하는 동안 그로우백(grow back)될 수도 있다. 이러한 이유로 어드레스 정보의 1비트에 대해 단하나의 휴즈만 제공되어있으므로 그로우백이 발생하면 여분 메모리 셀을 사용할 수 없기때문에 메모리장치의 신뢰성이 만족스럽지 못하다.
따라서, 본 출원서와 동일한 양수인에게 양도된 미국특허 제4,592,025호에서 개선된 메모리장치를 이미 제안한 바 있다. 이 제안된 메모리장치에 의하면, 어드레스 정보의 1비트에 대해 2개의 휴즈가 제공되어 있다. 예를들어, 데이타 "1"이 기입될때는 2개의 휴즈들이 모두 전기 또는 레이저 프로그래밍에 의해 용단된다. 휴즈들의 상태를 판정하는 검출은 2개의 휴즈들을 통해 얻은 신호들의 논리합을 얻어냄으로서 수행될수 있다. 논리합으로부터 2개의 휴즈들이 모두 용단되었는지 또는 하나만 용단되었는지를 검출하는 것이 가능하다. 그러므로 상기와 같은 경우에는 2개의 휴즈를 전기적인 프로그래밍에 의해 용단할 그중 1개의 휴즈가 그로우백되더라도 어드레스 정보의 비트가 데이타 "1"을 포함하는 것임을 검출하는 것이 여전히 가능하다. 결과적으로, 메모리장치의 신뢰성은 어드레스 정보의 1비트에 대해 단하나의 휴즈만 제공되는 종래의 장치에 비해 크게 개선된다. 왜냐하면 2개의 용단휴즈들 모두가 그로우백될 가능성은 1개의 휴즈가 그로우백될 가능성에 비해 훨씬 작기때문이다.
그러나 실제에 있어, 용단되어야할 휴즈들이 불완전한 프로그래밍 또는 그로우백으로 인해 실제로 용단되지않을 경우, 다시 프로그램할 필요가 없다. 어드레스 정보의 1비트에 대해 단하나의 휴즈만이 제공될 경우에는 휴즈의 상태를 검출하는 것이 쉽다. 그러나, 어드레스 정보의 1비트에 대해 2휴즈가 제공될 경우에는 2휴즈들중 하나만 용단되었는지 또는 2휴즈모두 용단되었는지를 상술한 논리합으로부터 알아내는 것은 불가능하다. 더우기, 2휴즈들중 하나만 용단된 경우에는 2개의 휴즈들중 어느것이 용단되었는지를 판별하는 것은 더욱 불가능하다.
어드레스 정보의 1비트에 대해 2개의 휴즈들이 제공되어있지만 용단되어야할 2개의 휴즈들중 하나가 사실상 용단되지않을때 그 상황은 전술한 종래의 장치와 동일하다. 다시말하여 용단된 휴즈가 그로우백되면 여분 메모리 셀들을 사용하는 것이 불가능하고 또한 메모리장치의 신뢰성이 만족스럽지 못하다. 그런까닭에, 이경우에 2개의 휴즈들중 어느 휴즈가 용단되지않았나를 판별하여 용단되지 않은 휴즈를 재프로그램하여 2개의 휴즈 모두가 처음에 의도한 바와같이 용단되도록 하는 것이 바람직하다.
따라서, 본 발명의 일반 목적은 휴즈회로와 상기 휴즈회로내의 휴즈들의 상태를 검출하기 위한 휴즈상태검출회로를 갖는 반도체장치를 제공하여 전술한 문제점들을 제거하는데 있다.
본 발명의 또다른 목적과 좀더 구체적인 목적은 한쌍의 휴즈를 사용하여 정보비트를 기억시키기 위한 복수의 휴즈쌍들을 갖는 휴즈회로와, 상기 휴즈회로내에 각 휴즈쌍의 상태를 검출하기위한 휴즈상태 검출회로를 포함하는 반도체장치를 제공하는데 있다. 본 발명의 반도체장치에 의하면 각 휴즈쌍의 상태를 용이하게 검출하는 것이 가능하다. 휴즈쌍중 1개의 휴즈만이 용단되더라도 휴즈쌍중 어느 휴즈가 용단되지 않았나를 검출하는 것이 가능하다. 그러므로, 본 발명은 특히 여분형태를 갖는 반도체 메모리장치에 적합하다. 본 발명은 또한 저항과 같은 회로소자들을 하나 또는 다수개 선택하기위한 선택회로를 갖는 반도체장치에도 적용할 수 있으며, 이경우 반도체장치상의 소정의 회로소자들들 선택적으로 사용하도록 선택회로를 제어하기 위한 어드레스 정보를 휴즈회로가 기억한다.
본 발명의 다른 목적 및 다른 특징들은 첨부도면을 참조하여 설명되는 다음의 상세한 설명으로부터 명백히 이해될 수 있다.
제1도는 여분형태를 갖는 반도체 메모리장치에 적용된 본 발명의 실시예를 나타낸다. 반도체 메모리장치는 메모리 셀 어레이(11), 컬럼 디코오더(12), 로우 디코오더(13), 출력 버퍼(14), 여분 메모리 셀들(15), 어드레스 버퍼(16), 선택회로(17), 여분제어회로(18) 및 여분 로우 디코오더(19)를 포함한다.
단자(201내지 20n)에 걸리는 n-비트 어드레스신호는 어드레스 버퍼(16)에 공급되며, 어드레스신호의 비트들(AD1내지 ADi)는 로우 디코오더(13)에 공급되는 한편 비트들(ADi+1내지 ADn)은 컬럼 디코오더(12)에 공급된다. 로우 디코오더(13)과 컬럼 디코오더(12)는 어드레스 비트들을 디코오더하여 메모리 셀 어레이(11)내에 예정된 로우와 컬럼 어드레스들을 각각 지정한다. 로우와 컬럼 디코오더들(13과 12)에 의해 지정된 어드레스에 기억된 데이타는 메모리 셀 어레이(11)로부터 독출되어 출력버퍼(14)를 통해 출력된다. 독출데이타의 비트들(01내지 08)는 단자들(211내지 218)을 통해 출력된다.
여분제어회로(18)은 메모리 셀 어레이(11)내의 불량 메모리 셀들의 어드레스들을 기억시키기위한 메모리와, 입력 어드레스(AD1∼ADn)와, 상기 메모리내에 기억된 불량 메모리 셀의 어드레스를 비교하기위한 비교회로로 구성되며, 상기 비교회로는 메모리내의 휴즈들의 상태를 검출하기위한 일치검출회로들을 포함한다. 여분제어회로(18)의 비교회로(26)는 어드레스 버퍼(16)를 통해 얻은 어드레스 비트들(AD1내지 ADn)을 공급받아서, 어드레스 버퍼(16)으로부터의 입력 어드레스가 상기 메모리회로내에 기억된 불량 메모리 셀의 어드레스와 일치하면 로우 디코오더(13)을 동작불능되게 하기위한 불능신호(a)와 여분 로우 디코오더(15)를 동작가능하게 하기위한 가능신호(b)를 발생시킨다. 이러한 이유로 입력 어드레스가 불량 메모리 셀을 지정하면 여분 메모리 셀들(15)중 하나가 불량 메모리 셀 대신에 억세스된다.
후술되는 바와같이, 여분제어회로(18)의 메모리회로는 휴즈 판독전용 메모리(ROM)로 구성된다. 불량 메모리 셀의 어드레스에서 각 어드레스 비트는 휴즈 ROM의 각 휴즈쌍의 상태에 의해 나타낸다. 선택회로(I7)은 입력 어드레스의 비트들(AD1과 ADn)에 응답하여 검사신호(X와 Y)를 발생시키며 또한 여분제어회로(18)은 검사신호들(X와 Y)에 근거하여 휴즈쌍을 구성하는 각 휴즈의 상태를 나타내는 검출신호를 발생시킨다. 예를들어 선택회로(17)은 고임계 레벨들을 갖는 인버터들(도시안됨)을 포함하며 또한 어드레스 비트(AD1)에 대한 단자(201)에 걸리는 전압이 소정 전압보다 클때 고레벨 검사신호(X)를 발생시키며 또한 어드레스 비트(ADn)에 대한 단자(20n)에 걸리는 전압이 소정 전압보다 클때 고레벨 검사신호(Y)를 발생시킨다.
제2도는 여분제어회로(18)의 일실시예를 나타낸다. 여분제어회로(18)은 메모리들(251내지 25n)을 포함하는 메모리부(25), 일치검출회로들(261내지 26n)을 포함하는 비교회로(26), AND 회로를 포함하는 논리회로(27)로 구성된다. 메모리들(251내지 25n)은 제3도에서와 같은 회로구성을 각각 갖고있다. 상기 메모리는 메모리회로와 휴즈상태 검출회로로 구성되며, 메모리회로는 휴즈 기억회로수단을 구성하는 한쌍의 폴리실리콘 휴즈들(Fl 및 F2), 트랜지스터들(Q3 내지 Q8), 인버터들(IV1 및 IV2), 휴즈를 용단시키기 위한 패드(PD) 그리고 프로그램신호들(S와
Figure kpo00001
)를 각각 수신하기 위한 단자들(38과 39)로 구성된다. 휴즈상태 검출회로는 트랜지르터들(Q1 및 Q2); 정보출력 회로수단을 구성하는 OR 게이트(OG) 그리고 검사신호들(X와 Y)를 각각 수신하기위한 단자들(40 및 41)로 구성된다.
메모리를 프로그래밍할때 프로그램신호들(S와
Figure kpo00002
)가 단자틀(38과 39)에 각각 입력된다. 트랜지스터들(Q3와 Q4)는 공핍형 N-채널 트랜지스터들로서 프로그램신호(
Figure kpo00003
)에 응답하여 오프된다. 결과적으로, 메모리는 전원전압(VCC)로부터 차단되는 한편, 트랜지스터들(Q5와 Q6)는 N-채널 트랜지스터들로서 프로그램신호(S)에 응답하여 도통한다. 패드(PD)에 걸리는 고전압에 의해 대전류가 휴즈들(F1과 F2)를 통해 흐르므로 이들 휴즈(Fl과 F2)가 용단된다.
이경우에 트랜지스터들(Q3과 Q4)는 오프되므로 전원전압(VCC)를 공급하기위한 전원(도시안됨)은 패드(PD)에 걸리는 고전압에 의해 영향을 받지않는다.
단자들(38라 39)에 프로그램신호들(S와
Figure kpo00004
)의 입력이 정지되면 트랜지스터들(Q3과 Q4)는 도통되고 또한 트랜지스터들(Q5와 Q6)는 차단된다. 그러므로, 전원전압(VCC)가 메모리에 정상적으로 공급된다.
휴즈(F1과 F2)가 완전히 용단되고, 또한 그로우백이 발생되지않은 경우, 인버터들(IV1과 IV2)의 두출력신호들(A와 B)는 고레벨을 따지며 또한 고레벨신호가 OR 게이트(OG)로부터 발생된다. 단자(42)를 통해 얻어진 OR 게이트(OG)로부터의 이러한 고레벨신호는 메모리 셀 어레이(11)내의 불량 메모리 셀 대신에 여분 메모리 셀을 사용하기 위한 프로그래밍이 완료됐음을 나타낸다.
제1, 2 및 4도에서는 제3도에 보인 단자(42)에 대응하는 단자들을 참조번호들(421내지 42n)으로 지정한다.
그밖에 휴즈들(F1 과 F2)중 어느 하나가 비용단되거나 또는 그로우백 됐을 경우에, 인버터들(IV1과 IV2)의 출력신호들(A와 B)중 대응하는 것의 레벨은 낮아지는 반면, 다른것의 레벨은 높다. 그러나, 이경우에 OR 게이트(OG)의 출력신호 레벨 또는 높으며, 그것은 프로그래ald이 완료됐음을 나타낸다.
다른한편, 휴즈(F1 또는 F2) 어느것도 용단되지 않았을때 인버터들(IV1과 IV2)의 출력신호들(A와 B)는 둘다 저레벨을 가지며, 이경우에 OR 게이트(OG)의 출력신호 레벨은 낮다. OR 게이트(OG)의 이러한 낮은 레벨출력은 프로그래밍이 되지않았음을 나타낸다.
휴즈들(F1과 F2)중 단하나만이 용단되었을때 단자들(40과 41)에 적당한 검사신호(X와 Y)를 걸어줌으로서 2개의 휴즈들(F1과 F2)중 어느것이 용단되지 않았는가를 검출하는 것이 가능하다. 예를들어 고레벨 검사신호(X)를 단자(40)에 걸고 또한 저레벨 검사신호 Y(=
Figure kpo00005
)를 단자(41)에 걸어서 저레벨신호가 OR 게이트(OG)로부터 얻어지면 휴즈(F2)가 용단되지 않았음이 검출되고 마찬가지로 고레벨 검사신호(Y)를 단자(41)에 걸고 또한 저레벨 검사신호 X(=
Figure kpo00006
)를 단자(40)에 걸어서 저레벨신호가 OR 게이트(OR)로부터 얻어지면 휴즈(F1)이 용단되지 않았음이 검출되는 것이 가능하다. 그러므로, 2개의 휴즈들(F1과 F2)중 어느것이 사실상 용단되지 않았는지를 간단한 동작을 수행하여 검출하는 것이 가능하다.
제2도에 보인 회로를 참조하면, 일치검출회로(261내지 26n) 각각은 단자들(281내지 28n)으로부터의 입력 어드레스의 대응 비트가 메모리들(251네지 25n)중 대응하는것내의 OR 게이트(OG)의 출력신호와 일치하는지를 검출한다. 일치검출회로들(261내지 26n) 각각은 그의 2입력신호들이 일치할때 고레벨신호를 발생한다. 논리회로(27)은 일치검출회로들(261내지 26n)의 모든 출력신호들의 논리합을 얻는다. 입력 어드레스가 메모리 셀 어레이(11)내의 불량 메모리 셀의 어드레스와 일치할때 일치검출회로들(261내지 26n)의 모든 출력신호들이 고레벨을 가지므로 논리회로(27)은 단자(29)를 통해 고레벨신호를 발생시킨다. 예를들어 이 고레벨신호가 가능신호(b)로서 여분 로우 디코오더(19)에 공급되면 가능신호(b)는 반전되어 불능신호(a)로서 로우 디코오더(13)에 공급된다.
제4도는 제1도에 보인 여분제어회로(18)의 다른 실시예를 나타낸다. 제4도에서, 제2도내의 대응부분들과 동일한 부분은 동일참조번호로 나타내고 그의 설명을 생략한다. 입력 어드레스의 어드레스 비트들(AD1내지 ADn)은 단자들(281내지 28n)에 각각 걸리고, 반전된 어드레스 비트들(
Figure kpo00007
내지
Figure kpo00008
)은 단자들(580내지 58n)에 각각 걸린다. 검사신호들(X와 Y)는 단자들(40과 41)에 각각 걸린다.
여분제어회로(18)은 여분회로 선택회로(51n)에 의해 각각 구성된 n개의 회로부분들, 2-입력 NOR 회로들(52n와 53n), 어드레스 랫치회로(54n), 메모리(25n)와 일치검출회로(26n) 그리고 논리회로(27)로 구성된다. 여기서, n=0, 1…,n을 나타낸다.
단자(28n)로부터 어드레스 비트(ADn)는 여분회로 선택회로(51n), NOR 회로(53n)의 한 입력단자, 그리고 어드레스 랫치회로(54n)에 공급된다. 단자(58n)로부터 반전된 어드레스 비트(ADn)는 NOR 회로(52n)의한 입력단자에 공급된다. 여분회로 선택회로(52n)의 출력신호는 NOR 회로(52n)의 다른 입력단자와 NOR회로(53n)의 다른 입력단자에 공급된다. NOR 회로(52n와 53n)의 출력신호들은 제3도에 보인 단자들(40과 41)에 대응하는 메모리(25n)의 단자들에 각각 공급된다. 일치검출회로(26n)는 메모리(25n)의 출력신호와 랫치 회로(54n)의 출력신호의 일치를 검출한다.
어드레스 랫치회로(54n)는 단자(40)으로부터의 검사신호(X)에 응답하여 어드레스 비트(ADn)를 랫치시킨다. 예를들어 랫치회로는 단자(41)로부터의 검사신호(Y)에 응답하여 어드레스 비트(ADn)를 랫치시키도록 여분회로 선택회로(51n)를 위해 사용된다. 본 실시예에서. 여분회로 선택회로(51n)는 검사신호(Y)가 저레벨을 가질때 고레벨신호를 밭생시켜 검사신호(Y)의 고레벨에 응답하여 어드레스 비트(ADn)를 랫치시킨다. 여운회로 선택회로(51n)의 출력신호 레벨은 고레벨 어드레스 비트(ADn)가 그내에 랫치될때만 낮아지게 된다. 따라서, 메모리들(251내지 25n)중 하나를 선택하고 또한 각 메모리내의 휴즈쌍의 상태를 검사하는 것이 가능하다.
전술한 실시예들에서, 본 발명은 여분형태를 갖는 반도체 메모리장치에 적용된다. 그러나, 본 발명의 응용은 반도체 메모리 장치에만 국한되지 않는다. 예를들어, 반도체장치내에 제공되는 저항들과 같은 하나 또는 다수의 회로소자들을 선택하기 위해서도 휴즈를 종종 사용된다. 이경우에, 선택회로는 바람직한 회로동작을 얻기위해 연결해야할 회로소자들의 최선의 연결을 선택하고, 메모리회로는 최선의 연결을 행할 수 있도록 선택회로를 제어하기 위한 어드레스 정보를 기억시킨다. 더우기, 선택적으로 사용되는 회로소자들을 갖는 그러한 반도체장치에 어드레스 정보의 1비트에 대해 한쌍의 휴즈들이 제공되는 미국특허 제4,592,025호에서 기 제안된 회로배열을 적용하는것도 생각할 수 있고, 또한 본 발명을 전술한 실시예들의 경우와 동일하게 적용할 수 있다.
또한, 본 발명은 이 실시예들로만 제한되지 않고, 본 발명의 범위에서 벗어나지 않는 범위내에서 많은 수정 변경 가능하다.

Claims (4)

  1. 전원전압을 수신하기 위한 제1 및 제2 전원단자수단(Vcc,GND)과, 제1 및 제2 휴즈를 갖고 있으며, 각 휴즈는 용단상태 또는 비용단상태중 어느 한 상태에 있으며, 또한 상기 제1 및 제2 전원단자수단간에 동작가능하게 연결되는 정보기억을 위한 휴즈 기억회로수단(F1, F2)과, 상기 휴즈들중 적어도 하나가 용단상태에 있을때 제1 논리레벨을 갖고 또한 상기 휴즈들 둘다가 비용단상태에 있을때 제2 논리레벨을 갖는 출력신호를 제공하기위해 상기 휴즈 기억회로수단에 동작가능하게 연결되는 정보출력 회로수단(OG)과, 소정 논리레벨을 갖는 제1 검사신호를 수신하기위한 제1 검사신호 수신수단(40)과, 소정 논리레벨을 갖는 제2 검사신호를 수신하기위한 제2 검사신호 수신수단(41)과, 상기 제1 및 제2 휴즈들중 어느것이 용단상태에 있는지를 검출하기위해 상기 휴즈 기억회로수단에 동작가능하게 연결되는 휴즈상태 검출회로수단을 포함하며, 상기 휴즈상태 검출회로수단은; 상기 제1 검사신호 수신수단과 상기 제1 휴즈에 병렬로 연결되며 또한 제1 검사신호에 응답하여 도통되는 제1 트랜지스터(Q1)와, 상기 제2검사신호 수신수단과 상기 제2 휴즈에 병렬로 연결되며 또한 제2 검사신호에 응답하여 도통되는 제2 트랜지스터(Q2)를 포함하는 것이 특징인 휴즈회로와 그내의 휴즈상태 검출회로를 갖는 반도체장치.
  2. 제1항에 있어서, 상기 정보출력 회로수단(OG)은 상기 제2 휴즈가 비용단상태에 있고 또한 상기 제1 검사신호가 상기 제1 트랜지스터(Q1)에 가해질때 상기 제2 휴즈가 비용단상태에 있음을 나타내도록 제2 논리레벨을 갖는 출력신호를 발생시키고 또한 상기 제1 휴즈가 비용단상태에 있고 또한 상기 제2 검사신호가 상기 제2 트랜지스터(Q2)에 가해질때 상기 제1 휴즈가 비용단상태에 있음을 나타내도록 제2 논리레벨을 갖는 출력신호를 발생시키기위한 수단인 것이 특징인 휴즈회로와 그내의 휴즈상태 검출회로를 갖는 반도체장치.
  3. 제1항에 있어서, 상기 전보출력 회로수단(OG)은 상시 제1 및 제2 검사신호가 상기 제1 및 제2 트랜지스터에 의해 각각 수신될때 상기 제1 및 제2 휴즈들의 논리레벨에 따라 논리합 출력을 제공하기위한 OR회로수단인 것이 특징인 휴즈회로와 그내의 휴즈상태 검출회로를 갖는 반도체장치.
  4. 제1항에 있어서, 상기 반도체장치는 메모리 셀 어레이(11)를 포함하며, 상기 휴즈 기억회로수단은 상기 메모리 셀 어레이내의 불량 메모리 셀들의 어드레스 정보를 기억시키기 위한 수단을 포함하는 것이 특징인 휴즈회로와 그내의 휴즈상태 검출회로를 갖는 반도체장치.
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