JPS60195800A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS60195800A JPS60195800A JP59056052A JP5605284A JPS60195800A JP S60195800 A JPS60195800 A JP S60195800A JP 59056052 A JP59056052 A JP 59056052A JP 5605284 A JP5605284 A JP 5605284A JP S60195800 A JPS60195800 A JP S60195800A
- Authority
- JP
- Japan
- Prior art keywords
- fuse means
- circuit
- defective
- power supply
- circuit device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/781—Masking faults in memories by using spares or by reconfiguring using programmable devices combined in a redundant decoder
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野〕
この発明は、半導体集積回路装置に関するもので、例え
ば、欠陥ピント救済のための不良アドレス記憶回路が設
けられたダイナミック型ＲＡＭ （ランダム・アクセス
・メモリ）に有効な技術に関するものである。
ば、欠陥ピント救済のための不良アドレス記憶回路が設
けられたダイナミック型ＲＡＭ （ランダム・アクセス
・メモリ）に有効な技術に関するものである。
例えば、ダイナミック型ＲＡＭ （ランダム・アクセス
・メモ１月のような半導体記憶装置において、その製品
歩留りを向上させるために、欠陥ビット救済方式を利用
することが考えられている。
・メモ１月のような半導体記憶装置において、その製品
歩留りを向上させるために、欠陥ビット救済方式を利用
することが考えられている。
欠陥ビット救済方式を採用するために、半導体記憶装置
には、メモリアレイ内の不良アドレスを記憶する記憶手
段及びアドレス比較回路力１らなるアドレスコンベアと
冗長メモリアレイ （予備メモリアレイ）とが設けられ
る。
には、メモリアレイ内の不良アドレスを記憶する記憶手
段及びアドレス比較回路力１らなるアドレスコンベアと
冗長メモリアレイ （予備メモリアレイ）とが設けられ
る。
上記不良アドレスを記憶する記憶手段として、第１図に
示すような記憶回路が考えられ、乙、この記憶回路は、
欠陥メモリセルのアドレスを記憶するものであり、記憶
手段としてヒユーズ手１１Ｆが用いられる。このヒユー
ズ手段Ｆを上記アドレスに従ワて溶断させるため、次の
回路が設けられる。
示すような記憶回路が考えられ、乙、この記憶回路は、
欠陥メモリセルのアドレスを記憶するものであり、記憶
手段としてヒユーズ手１１Ｆが用いられる。このヒユー
ズ手段Ｆを上記アドレスに従ワて溶断させるため、次の
回路が設けられる。
１１ｔｉＰ１からのタイミングｆ１１ｇφｐにより、不
良アドレス信号を受ける論理回路が動作させられる。す
なわち、上記論理回路は、負荷ム（Ｏ３ＦＥＴＱＩと、
上記アドレス信号ａＯとを受けるインバータ回路によっ
て構成される。
良アドレス信号を受ける論理回路が動作させられる。す
なわち、上記論理回路は、負荷ム（Ｏ３ＦＥＴＱＩと、
上記アドレス信号ａＯとを受けるインバータ回路によっ
て構成される。
また、電極Ｐ２と回路の接地電位との間には、ヒユーズ
手段ＦとＭＯ５ＦＥＴＱ３とが直列形態に接続され、上
記ＭＯ３ＦＥＴＱ３のゲートに上記インバータ回路を構
成するＭＯ３ＦＥＴＱ２のドレイン出力が印加される。
手段ＦとＭＯ５ＦＥＴＱ３とが直列形態に接続され、上
記ＭＯ３ＦＥＴＱ３のゲートに上記インバータ回路を構
成するＭＯ３ＦＥＴＱ２のドレイン出力が印加される。
また、上記ヒユーズ手段Ｆが溶断されているか否かを識
別して、相補アドレス信号ａＯ，ａＯを形成するため、
ランチ回路が設けられる。すなわち、そのドレインが上
記ヒユーズ手段Ｆに接続されたＭＯ３ＦＥＴＱ４と、こ
のＭＯ３ＦＥＴＱ４とゲート ド［・インが交差結線さ
れたＭＯ３ＦＥＴＱ５とによりランチ回路が構成される
。
別して、相補アドレス信号ａＯ，ａＯを形成するため、
ランチ回路が設けられる。すなわち、そのドレインが上
記ヒユーズ手段Ｆに接続されたＭＯ３ＦＥＴＱ４と、こ
のＭＯ３ＦＥＴＱ４とゲート ド［・インが交差結線さ
れたＭＯ３ＦＥＴＱ５とによりランチ回路が構成される
。
なお、回路の電源電圧供給用の電極Ｐ３と上記ヒユーズ
溶断用電極Ｐ２との間には、並列形態のＭＯ３ＦＥＴＱ
６及び抵抗Ｒ２からなる電流訓限手段が設けられている
。すなわち、ヒユーズ手段Ｆを溶断させるか否かのプロ
グラム時には、プローブによって上記型ｗＡＰ２に直接
に溶断用の電圧Ｖ ｃｃｒが供給される。
溶断用電極Ｐ２との間には、並列形態のＭＯ３ＦＥＴＱ
６及び抵抗Ｒ２からなる電流訓限手段が設けられている
。すなわち、ヒユーズ手段Ｆを溶断させるか否かのプロ
グラム時には、プローブによって上記型ｗＡＰ２に直接
に溶断用の電圧Ｖ ｃｃｒが供給される。
このような記憶回路におていは、次のような問題のｌｉ
しることが本願発明者の研究によって明らかにされた。
しることが本願発明者の研究によって明らかにされた。
すなわち、例えば、ヒユーズ手段Ｆとしてポリシリコン
層を用いた場合、その製造上のバラ°ンキによって形状
ＩＡ′ＩＰ：又は構造Ｊｌ常が生じることがある。上記
形状異常とは、ヒユーズ手段を構成するポリシリコン層
の途中に欠は部分が生じること等であり、これによって
、その抵抗値がｉ１常の１０倍以上も大きくなってしま
う。また、上記構造異常とは、ポリシリコン層が鱗状に
形成されることによって、それぞれの接続部分に微少な
間隙が形成されてしまう様なことであ）、これによって
上記形状異常が生じた場合と同様にその抵抗値が大きく
なってしまう。
層を用いた場合、その製造上のバラ°ンキによって形状
ＩＡ′ＩＰ：又は構造Ｊｌ常が生じることがある。上記
形状異常とは、ヒユーズ手段を構成するポリシリコン層
の途中に欠は部分が生じること等であり、これによって
、その抵抗値がｉ１常の１０倍以上も大きくなってしま
う。また、上記構造異常とは、ポリシリコン層が鱗状に
形成されることによって、それぞれの接続部分に微少な
間隙が形成されてしまう様なことであ）、これによって
上記形状異常が生じた場合と同様にその抵抗値が大きく
なってしまう。
このような形状又は構造異常を有するヒユーズ手段Ｆに
あっては、上記ＭＯ３ＦＥＴＱ３のオン状態により流れ
る溶断電流が小さくなるため、完全な溶断が行われなく
なる。また、形状又は構造異常がないヒユーズ手段Ｆに
あっても、上記ＭＯ８ＦＥＴＱ３等の特性不良等により
不十分な溶断電流しか流れないことにより溶断不良が発
生する場合がある。これにより比較的大きな抵抗値のも
とに両端が接続された状態となる場合がある（不完全溶
断）。
あっては、上記ＭＯ３ＦＥＴＱ３のオン状態により流れ
る溶断電流が小さくなるため、完全な溶断が行われなく
なる。また、形状又は構造異常がないヒユーズ手段Ｆに
あっても、上記ＭＯ８ＦＥＴＱ３等の特性不良等により
不十分な溶断電流しか流れないことにより溶断不良が発
生する場合がある。これにより比較的大きな抵抗値のも
とに両端が接続された状態となる場合がある（不完全溶
断）。
このように、ヒユーズ手段Ｆの書込み不良があると、欠
陥ビットの切り換えが行われないままとなってしまう、
また、不完全溶断状態では、正常に動作したり、誤動作
したりすることになるので、機能試験でそれを検出する
ことが極めて難しいものとなる。このため、不良品が市
場に流れてしまい、製品に使用され、実際の稼働状態に
おいて重大な不良を引き起こす虞れがある。
陥ビットの切り換えが行われないままとなってしまう、
また、不完全溶断状態では、正常に動作したり、誤動作
したりすることになるので、機能試験でそれを検出する
ことが極めて難しいものとなる。このため、不良品が市
場に流れてしまい、製品に使用され、実際の稼働状態に
おいて重大な不良を引き起こす虞れがある。
この発明の目的は、高信頼性のヒユーズ手段を用いた記
憶回路を含む半導体集積回路装置を提供することにある
。
憶回路を含む半導体集積回路装置を提供することにある
。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、一対のヒユーズ手段を用い、書込み動作（溶
断動作））の時には上記一対のヒユーズ手段を並列形態
にしてそれぞれ溶断電流を流し、読み出し動作の時には
上記一対のヒユーズ手段を直列形態としてずことによっ
て、その高信頼化を実現するものである。
断動作））の時には上記一対のヒユーズ手段を並列形態
にしてそれぞれ溶断電流を流し、読み出し動作の時には
上記一対のヒユーズ手段を直列形態としてずことによっ
て、その高信頼化を実現するものである。
第２図には、ダイナミック型ＲＡＭの欠陥ビットの救済
のために設けられる上記アドレスコンベアにこの発明を
適用した場合の一実施例の回路図が示されている。
のために設けられる上記アドレスコンベアにこの発明を
適用した場合の一実施例の回路図が示されている。
不良アドレスを記憶する記憶回路は、次の各回路素子に
より構成される。電源電圧Ｖｃｃが定常的に供給される
電極Ｐ３と回路の接地電位（Ｏｖ）点との間には、ヒユ
ーズ手段ＦｌとＭＯ３ＦＥＴＱ３とが直列形態に接続さ
れる。また、不良アドレス信号の書込み時のみに書込み
用電圧（上記電源電圧Ｖｃｃと同じ電圧） Ｖｃｃｒが
供給される電極Ｐ２と回路の接地電位点との間には、ヒ
ユーズ手段Ｆ２とＭＯ３ＦＥＴＱ６とが直列形態に接続
される。これらのＭＯ３ＦＥＴＱ３．Ｑ６のゲートには
、負荷ＭＯ３ＦＥＴＱＩと駆動ＭＯ３ＦＥ、ＴＱ２とで
構成されたインバータの出力が印加される。上記負荷Ｍ
Ｏ３ＦＥＴＱＩには、上記電極Ｐｌから供給される電圧
（プログラム用パルス信号）φｐにより動作状態にされ
る。すなわち、不良ア、ドレス信号の書込み時に、上記
電極Ｐ１とＦ２には、それぞれ電源電圧Ｖｃｃのような
パルス状の電圧供給が行われる。
より構成される。電源電圧Ｖｃｃが定常的に供給される
電極Ｐ３と回路の接地電位（Ｏｖ）点との間には、ヒユ
ーズ手段ＦｌとＭＯ３ＦＥＴＱ３とが直列形態に接続さ
れる。また、不良アドレス信号の書込み時のみに書込み
用電圧（上記電源電圧Ｖｃｃと同じ電圧） Ｖｃｃｒが
供給される電極Ｐ２と回路の接地電位点との間には、ヒ
ユーズ手段Ｆ２とＭＯ３ＦＥＴＱ６とが直列形態に接続
される。これらのＭＯ３ＦＥＴＱ３．Ｑ６のゲートには
、負荷ＭＯ３ＦＥＴＱＩと駆動ＭＯ３ＦＥ、ＴＱ２とで
構成されたインバータの出力が印加される。上記負荷Ｍ
Ｏ３ＦＥＴＱＩには、上記電極Ｐｌから供給される電圧
（プログラム用パルス信号）φｐにより動作状態にされ
る。すなわち、不良ア、ドレス信号の書込み時に、上記
電極Ｐ１とＦ２には、それぞれ電源電圧Ｖｃｃのような
パルス状の電圧供給が行われる。
上記インバータの駆動ＭＯ３ＦＥＴＱ２のゲートには、
不良アドレス信号子０が印加される。なお、特に制限さ
れないが、上記負ｉｊｒＭＯ３ＦＥＴ’Ｑ１のゲートと
回路の接地電位との間には、高抵抗手段Ｒ１が設けらる
ことによって、読み出し動作、言い換えるならば、通常
のダイナミック型ＲＡＭの動作状態において、上記電極
Ｐ１がフローティング状態になるのを防止するものであ
る。なお、特に制限されないが、上記ヒユーズ手段Ｆｌ
。
不良アドレス信号子０が印加される。なお、特に制限さ
れないが、上記負ｉｊｒＭＯ３ＦＥＴ’Ｑ１のゲートと
回路の接地電位との間には、高抵抗手段Ｒ１が設けらる
ことによって、読み出し動作、言い換えるならば、通常
のダイナミック型ＲＡＭの動作状態において、上記電極
Ｐ１がフローティング状態になるのを防止するものであ
る。なお、特に制限されないが、上記ヒユーズ手段Ｆｌ
。
Ｆ２は、ポリシリコン（多結晶シリコン）層によって形
成される。
成される。
この実施例では、不良アドレス信号ａＯの書込みは、次
のようにして行われる。不良アドレス信号７０がハイレ
ベルなら、ＭＯ３ＦＥＴＱ２がオン状態となるので、溶
断電流を流すＭＯＳ Ｆ ＥＴＱ３．Ｑ６が共にオフ状
態になるので、ヒユーズ手段Ｆｌ、Ｆ２は溶断されない
、一方、上記不良アドレス信号１０がロウレベルなら、
ＭＯ３ＦＥＴＱ２がオフ状態となって、上記プログラム
用パルス信号φｐがＭＯ３ＦＥＴＱ３とＱ６のゲートに
伝えられるので、これらのＭＯ３ＦＥＴＱ３゜Ｑ６がオ
ン状態となる。これによって、両ヒユーズ手段Ｆｌ、Ｆ
２には、それぞれ上記ＭＯ３ＦＥＴＱ３．Ｑ６により形
成された溶断電流が流れることによって、それぞれ別々
に溶断が行われる。
のようにして行われる。不良アドレス信号７０がハイレ
ベルなら、ＭＯ３ＦＥＴＱ２がオン状態となるので、溶
断電流を流すＭＯＳ Ｆ ＥＴＱ３．Ｑ６が共にオフ状
態になるので、ヒユーズ手段Ｆｌ、Ｆ２は溶断されない
、一方、上記不良アドレス信号１０がロウレベルなら、
ＭＯ３ＦＥＴＱ２がオフ状態となって、上記プログラム
用パルス信号φｐがＭＯ３ＦＥＴＱ３とＱ６のゲートに
伝えられるので、これらのＭＯ３ＦＥＴＱ３゜Ｑ６がオ
ン状態となる。これによって、両ヒユーズ手段Ｆｌ、Ｆ
２には、それぞれ上記ＭＯ３ＦＥＴＱ３．Ｑ６により形
成された溶断電流が流れることによって、それぞれ別々
に溶断が行われる。
言い換えならば、上記ヒユーズ手段ＦｌとＦ２とは、並
列形態にされ、それぞれに溶断電流が流されることによ
って溶断動作が行われる。
列形態にされ、それぞれに溶断電流が流されることによ
って溶断動作が行われる。
上記ヒユーズ手段Ｆｌ、Ｆ２の溶断の有無を識別して、
相捕的な不良アドレス信号ａｏ、ａｏを形成するため、
次の各回路素子が設けられる。
相捕的な不良アドレス信号ａｏ、ａｏを形成するため、
次の各回路素子が設けられる。
この実施例では、上記一対のヒユーズ手段Ｆ１とＦ２と
を直列形態にして、その溶断の識別を行うため、上記ヒ
ユーズ手段Ｆ１とＭＯ３ＦＥＴＱ３の接続点と電極Ｐ２
との間に伝送ゲー）ＭＯ５ＦＥＴＱ７が設けられる。こ
のＭＯ８ＦＥＴＱ７のゲートには、上記不良アドレス信
号の書込み動作１ｆに、ロウレベルとなって上記ＭＯ３
ＦＥＴＱ７をオフ状態にする制御信号φｐ°が供給され
る。
を直列形態にして、その溶断の識別を行うため、上記ヒ
ユーズ手段Ｆ１とＭＯ３ＦＥＴＱ３の接続点と電極Ｐ２
との間に伝送ゲー）ＭＯ５ＦＥＴＱ７が設けられる。こ
のＭＯ８ＦＥＴＱ７のゲートには、上記不良アドレス信
号の書込み動作１ｆに、ロウレベルとなって上記ＭＯ３
ＦＥＴＱ７をオフ状態にする制御信号φｐ°が供給され
る。
そして、高抵抗Ｒ１を介して上記電極Ｐ３に接続される
ことによって、その読み出し時にＭＯ３ＦＥＴＱ１をオ
ン状態にし、上記両ヒエーズ手段Ｆ１、Ｆ２を電極Ｐ３
に対して直列形態にする。これによって上記ＭＯ３ＦＥ
ＴＱ６とヒユーズ手段Ｆ２との接続点が出力点とされる
。
ことによって、その読み出し時にＭＯ３ＦＥＴＱ１をオ
ン状態にし、上記両ヒエーズ手段Ｆ１、Ｆ２を電極Ｐ３
に対して直列形態にする。これによって上記ＭＯ３ＦＥ
ＴＱ６とヒユーズ手段Ｆ２との接続点が出力点とされる
。
また、そのゲート、ドレイン間が互いに交差結線される
ことによってＭＯ３ＦＥＴＱ４．Ｑ５は、ラッチ形態に
構成される。上記ＭＯ５ＦＥＴＱ４のドレインは、ヒユ
ーズ手段Ｆ２と上記ＭＯ３ＦＥＴＱ６の接続点（出力点
）に接続される。
ことによってＭＯ３ＦＥＴＱ４．Ｑ５は、ラッチ形態に
構成される。上記ＭＯ５ＦＥＴＱ４のドレインは、ヒユ
ーズ手段Ｆ２と上記ＭＯ３ＦＥＴＱ６の接続点（出力点
）に接続される。
上記ＭＯ５ＦＥＴＱ５のドレインには、そのハイレベル
出力を電源電圧Ｖｃｃレベルにまでプルアップさせるた
め、次のダイナミックプルアップ回路が設けられる。
出力を電源電圧Ｖｃｃレベルにまでプルアップさせるた
め、次のダイナミックプルアップ回路が設けられる。
上記ＭＯＳＦＥＴＱ５のドレインと電源電圧端子Ｖｃｃ
（上記電極Ｐ３）との間には、プリチャージＭＯ３ＦＥ
ＴＱ８とＭＯ３ＦＥＴＱ９とが並列形態に接続される。
（上記電極Ｐ３）との間には、プリチャージＭＯ３ＦＥ
ＴＱ８とＭＯ３ＦＥＴＱ９とが並列形態に接続される。
上記ＭＯ３ＦＥＴＱ４は、低消費電力化のためにそのコ
ンダクタンス特性が比較的小さく設定される。上記ＭＯ
３ＦＥＴＱ９のゲート電圧を上記ヒユーズ手段Ｆｌ、Ｆ
２の溶断の育無に従った記憶情報、言い換えればＭＯ３
ＦＥＴＱ５のドレイン信号レベルに従ってロウレベル又
は電源電圧Ｖｃｃ以上の高レベルとするため、ＭＯ３Ｆ
ＥＴＱ９のゲートには、ＭＯ３容量０のゲート側電極が
接続される。
ンダクタンス特性が比較的小さく設定される。上記ＭＯ
３ＦＥＴＱ９のゲート電圧を上記ヒユーズ手段Ｆｌ、Ｆ
２の溶断の育無に従った記憶情報、言い換えればＭＯ３
ＦＥＴＱ５のドレイン信号レベルに従ってロウレベル又
は電源電圧Ｖｃｃ以上の高レベルとするため、ＭＯ３Ｆ
ＥＴＱ９のゲートには、ＭＯ３容量０のゲート側電極が
接続される。
また、このＭＯ３容量容量上ム方の電極には、タイミン
グ信号φが印加される。このＭＯ３容量容量上そのしき
い値電圧以上のハイレベルが印加されるとＭＯ３容量が
形成され、上記しきい値電圧以下のロウレベルが印加さ
れるとＭＯ５容量が形成されない可変容量素子と理解さ
れたい。
グ信号φが印加される。このＭＯ３容量容量上そのしき
い値電圧以上のハイレベルが印加されるとＭＯ３容量が
形成され、上記しきい値電圧以下のロウレベルが印加さ
れるとＭＯ５容量が形成されない可変容量素子と理解さ
れたい。
このＭＯ３容量容量上記ＭＯ３ＦＥＴＱ５のドレイン信
号を伝えるため、ＭＯ３ＦＥＴＱＩ Ｏが設けられる。
号を伝えるため、ＭＯ３ＦＥＴＱＩ Ｏが設けられる。
このＭＯ３ＦＥＴＱＩ Ｏのゲートには、上記電極Ｐ３
から供給される電源電圧Ｖｃｃが定常的に印加される。
から供給される電源電圧Ｖｃｃが定常的に印加される。
特に制限されないが、上記タイミング信号φは、ダイナ
ミック型ＲＡＭにおけるロウアドレスストローブ信号１
Ｘ１に基づいて形成される内部タイミング信号ＲＡＳ３
が用いられる。
ミック型ＲＡＭにおけるロウアドレスストローブ信号１
Ｘ１に基づいて形成される内部タイミング信号ＲＡＳ３
が用いられる。
上記ＭＯ３ＦＥＴＱ４．Ｑ５のドレインから得られる記
憶情報ａｏ、ａｏは、アドレス比較回路を構成するＭＯ
３ＦＥＴＱＩ １．Ｑｌ ２のゲートに印加される。こ
れらのＭＯ３ＦＢＴＱＩ １．Ｑｌ２は、直列形態に接
続され、ＭＯ３ＦＥＴＱＩｌ側からアドレス信号７０°
が、ＭＯ９ＦＥＴＱ１２側からアドレス信号ａＯ°がそ
れぞれ相補的に供給され、その共通接続点から比較出力
を得るものである。
憶情報ａｏ、ａｏは、アドレス比較回路を構成するＭＯ
３ＦＥＴＱＩ １．Ｑｌ ２のゲートに印加される。こ
れらのＭＯ３ＦＢＴＱＩ １．Ｑｌ２は、直列形態に接
続され、ＭＯ３ＦＥＴＱＩｌ側からアドレス信号７０°
が、ＭＯ９ＦＥＴＱ１２側からアドレス信号ａＯ°がそ
れぞれ相補的に供給され、その共通接続点から比較出力
を得るものである。
上記記憶情報ａ Ｑ ＊ ａ Ｏとアドレス信号丁０°
。
。
ａＯｏ とが一致した場合、記憶情報によりオン状態に
なっているＭＯ３ＦＥＴＱＩ １又はＱ１２’を通して
アドレス信号丁０°又はａＯｏのロウレベルの一致信号
が出力される。一方、記憶情報ａＯｒａＯとアドレス信
号１０°＋ａＯ’ とが不一致の場合、記憶情報により
オン状態になっているＭＯ３ＦＥＴＱＩＩ又はＱｌ２を
通してアドレス信号ａＯ°又はａＯｏのハイレベルの不
一致信号が出力されることになる。
なっているＭＯ３ＦＥＴＱＩ １又はＱ１２’を通して
アドレス信号丁０°又はａＯｏのロウレベルの一致信号
が出力される。一方、記憶情報ａＯｒａＯとアドレス信
号１０°＋ａＯ’ とが不一致の場合、記憶情報により
オン状態になっているＭＯ３ＦＥＴＱＩＩ又はＱｌ２を
通してアドレス信号ａＯ°又はａＯｏのハイレベルの不
一致信号が出力されることになる。
残りの不良アドレスの記憶回路ＡＣｎ等も上記同様な回
路によって構成される。なお、上記プログラム用のパル
スφｐと電極Ｐ２から供給される溶断用の電圧Ｖ ｃｃ
ｒ及び電源電圧Ｖｃｃとは、各記憶回路に対してそれぞ
れ共通に用いられる。
路によって構成される。なお、上記プログラム用のパル
スφｐと電極Ｐ２から供給される溶断用の電圧Ｖ ｃｃ
ｒ及び電源電圧Ｖｃｃとは、各記憶回路に対してそれぞ
れ共通に用いられる。
上記比較出力は、ＭＯ３ＦＥＴＱＩ ３ないしＱｌ４及
びブリチージＭＯ３ＦＥＴＱＩ ５とで構成されたノア
ゲート回路に入力され、このノアゲート回路を通してア
ドレス切り換え制御信号ａｒが形成される。すなわち、
すべての記憶情報とアドレス信号とが一致した時、その
ロウレベル出力によりＭＯ３ＦＲＴＱＩ ３ないしＱｌ
４がオフ状態となって、ハイレベルのアドレス切り換え
制御信号ａｒが形成される。
びブリチージＭＯ３ＦＥＴＱＩ ５とで構成されたノア
ゲート回路に入力され、このノアゲート回路を通してア
ドレス切り換え制御信号ａｒが形成される。すなわち、
すべての記憶情報とアドレス信号とが一致した時、その
ロウレベル出力によりＭＯ３ＦＲＴＱＩ ３ないしＱｌ
４がオフ状態となって、ハイレベルのアドレス切り換え
制御信号ａｒが形成される。
（１）一対のヒユーズ手段を用い、書込み時には並列形
態としてそれぞれ別個に溶断電流を流し、読み出し時に
は直列形態にすることによって、ヒユーズ手段を用いた
記憶回路の書込み不良又は不完全書込みに対して少なく
とも一方の溶断をもって溶断されたものと識別できるか
ら、高信頼性のヒユーズ手段を用いた記憶回路を構成で
きるという効果が得られる。
態としてそれぞれ別個に溶断電流を流し、読み出し時に
は直列形態にすることによって、ヒユーズ手段を用いた
記憶回路の書込み不良又は不完全書込みに対して少なく
とも一方の溶断をもって溶断されたものと識別できるか
ら、高信頼性のヒユーズ手段を用いた記憶回路を構成で
きるという効果が得られる。
（２）上記（１）により、予備メモリアレイを用いる欠
陥ビット救済方式におけるヒユーズ手段を用いた不良ア
ドレス記憶回路に適用した場合には、確実に欠陥ビット
へのアドレス設定を検出できるから、高信頼性の欠陥ビ
ット救済を実現できるという効果が得られる。これによ
って、製品歩留りの向上が図られるという効果４ｙ得ら
れる。
陥ビット救済方式におけるヒユーズ手段を用いた不良ア
ドレス記憶回路に適用した場合には、確実に欠陥ビット
へのアドレス設定を検出できるから、高信頼性の欠陥ビ
ット救済を実現できるという効果が得られる。これによ
って、製品歩留りの向上が図られるという効果４ｙ得ら
れる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０例えば、ヒユーズ手段
は種々の実施形態を採ることができるものである。また
、ヒユーズ手段の溶断の有無を識別する読み出し回路は
、種々の変形を採ることができるものである。また、書
込み回路において、上記伝送ゲートＭＯ３ＦＥＴＱ７の
ゲートは、電極Ｐ１の信号を受けるインバータ回路を設
け、その出力信号を供給するものであってもよい。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０例えば、ヒユーズ手段
は種々の実施形態を採ることができるものである。また
、ヒユーズ手段の溶断の有無を識別する読み出し回路は
、種々の変形を採ることができるものである。また、書
込み回路において、上記伝送ゲートＭＯ３ＦＥＴＱ７の
ゲートは、電極Ｐ１の信号を受けるインバータ回路を設
け、その出力信号を供給するものであってもよい。
以上の説明では主として本願発明者によってなされた発
明をその背景とった技術分野であるダイナミック型ＲＡ
Ｍにおける欠陥ビンＨａ済のためのアドレスコンベアに
通用した場合について説明したが、これに限定されるも
のではなく、この発明は、ヒユーズ手段を記憶手段して
利用する半導体集積回路装置に広く利用できるものであ
る。
明をその背景とった技術分野であるダイナミック型ＲＡ
Ｍにおける欠陥ビンＨａ済のためのアドレスコンベアに
通用した場合について説明したが、これに限定されるも
のではなく、この発明は、ヒユーズ手段を記憶手段して
利用する半導体集積回路装置に広く利用できるものであ
る。
第１図は、この発明に先立って考えられる不良アドレス
記憶回路の一例を示す回路図、第２図は、この発明を欠
陥ビット救済のためのアドレスコンベアに適用した場合
の一実施例を示す回路図である。
記憶回路の一例を示す回路図、第２図は、この発明を欠
陥ビット救済のためのアドレスコンベアに適用した場合
の一実施例を示す回路図である。
Claims (1)
- 【特許請求の範囲】 ・１．第１の電源電圧供給端子に一端が接続され、他端
と回路の接地電位点との間に選択的に溶断電流を流す第
１のＭＯＳ Ｆ ＥＴが設けられた第１のヒユーズ手段
と、ヒユーズ手段の選択的な溶断動作のときのみ電源電
圧が供給される第２の電源供給端子に一端が接続され、
他端と回路の接地電位点の間に上記第１のＭＯＳ Ｆ
ＥＴとゲートが共通接続された第２のＭＯＳＦＥＴが設
けられた＠２のヒユーズ手段と、上記第１のヒユーズ手
段と第１のＭＯＳＦＥＴとの接続点と上記第２の電源供
給端子との間に設けられ、そのゲートにヒユーズ手段の
選択的な溶断動作の時にオフ状態とする制御信号とプル
アンプ抵抗とが設けられたＭＯＳＦＥＴとを含む記憶回
路を具備することを特徴とする半導体集積回路装置。 ２、上記半導体ａｍ回路装置は予備メモリアレイが設け
られた半導体記憶装置であり、上記ヒユーズ手段は、上
記予備メモリアレイへの切り換えを行うための欠陥メモ
リセルの不良アドレスｆｎ号が瞥込まれるものであるこ
とを特徴とする特許請求の範囲第１項記載の半導体集積
回路装置。 ３、上記ヒユーズ手段は、ポリシリコン層により形成さ
れるものであることを特徴とする特許請求の範囲第１又
はｆｆｉ２ｒＭ項記戦の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59056052A JPS60195800A (ja) | 1984-03-16 | 1984-03-16 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59056052A JPS60195800A (ja) | 1984-03-16 | 1984-03-16 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60195800A true JPS60195800A (ja) | 1985-10-04 |
Family
ID=13016308
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59056052A Pending JPS60195800A (ja) | 1984-03-16 | 1984-03-16 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60195800A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0252325A2 (en) * | 1986-06-11 | 1988-01-13 | Fujitsu Limited | Semiconductor device having a fuse circuit and a detecting circuit for detecting the states of the fuses in the fuse circuit |
| KR100363327B1 (ko) * | 2000-03-23 | 2002-11-30 | 삼성전자 주식회사 | 퓨즈 회로 및 그것의 프로그램 상태 검출 방법 |
-
1984
- 1984-03-16 JP JP59056052A patent/JPS60195800A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0252325A2 (en) * | 1986-06-11 | 1988-01-13 | Fujitsu Limited | Semiconductor device having a fuse circuit and a detecting circuit for detecting the states of the fuses in the fuse circuit |
| KR100363327B1 (ko) * | 2000-03-23 | 2002-11-30 | 삼성전자 주식회사 | 퓨즈 회로 및 그것의 프로그램 상태 검출 방법 |
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