JPS60201599A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS60201599A JPS60201599A JP59056056A JP5605684A JPS60201599A JP S60201599 A JPS60201599 A JP S60201599A JP 59056056 A JP59056056 A JP 59056056A JP 5605684 A JP5605684 A JP 5605684A JP S60201599 A JPS60201599 A JP S60201599A
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- Japan
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- fuse means
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、半導体集積回路装置に関するもので、例え
ば、欠陥ビット救済のための不良アドレス記憶回路が設
けられたダイナミック型ＲＡＭ （ランダム・アクセス
・メモリ）に有効な技術に関するものである。
ば、欠陥ビット救済のための不良アドレス記憶回路が設
けられたダイナミック型ＲＡＭ （ランダム・アクセス
・メモリ）に有効な技術に関するものである。
例えば、ダ・イナミック型ＲＡＭ （ランダム・アクセ
ス・メモリ）のような半導体記憶装置において、その製
品歩留りを向上させるために、欠陥ビット救済方式を利
用することが考えられている。
ス・メモリ）のような半導体記憶装置において、その製
品歩留りを向上させるために、欠陥ビット救済方式を利
用することが考えられている。
欠陥ビット救済方式を採用するために、半導体記憶装置
には、メモリアレイ内の不良アドレスを記憶する記憶手
段及びアドレス比較回路からなるアドレスコンベアと冗
長メモリアレイ （予備メモＩ７７１ｚイ）とが設けら
れる。
には、メモリアレイ内の不良アドレスを記憶する記憶手
段及びアドレス比較回路からなるアドレスコンベアと冗
長メモリアレイ （予備メモＩ７７１ｚイ）とが設けら
れる。
上記不良アドレスを記憶する記憶手段として、第１図に
示すような記憶回路が考えられる。この記憶回路は、欠
陥メモリセルのアドレスを記憶するものであり、記憶手
段としてヒユーズ手段Ｆが用いられる。このヒユーズ手
段Ｆを上記アドレスに従って溶断させるため、次の回路
が設けられる。
示すような記憶回路が考えられる。この記憶回路は、欠
陥メモリセルのアドレスを記憶するものであり、記憶手
段としてヒユーズ手段Ｆが用いられる。このヒユーズ手
段Ｆを上記アドレスに従って溶断させるため、次の回路
が設けられる。
電極Ｐ１からのタイミング信号φｐにより、不良アドレ
ス信号を受ける論理回路が動作させられる。すなわち、
上記論理回路は、負荷ＭＯ３ＦＥＴＱＩと、上記アドレ
ス信号１０とを受けるインバータ回路によって構成され
る。
ス信号を受ける論理回路が動作させられる。すなわち、
上記論理回路は、負荷ＭＯ３ＦＥＴＱＩと、上記アドレ
ス信号１０とを受けるインバータ回路によって構成され
る。
また、電極Ｐ２と回路の接地電位との間には、ヒユーズ
手段ＦとＭＯ３ＦＥＴＱ３とが直列形態に接続され、上
記ＭＯ３ＦＥＴＱ３のゲートに上記インバータ回路を構
成するＭＯ３ＦＥＴＱ２のドレイン出力が印加される。
手段ＦとＭＯ３ＦＥＴＱ３とが直列形態に接続され、上
記ＭＯ３ＦＥＴＱ３のゲートに上記インバータ回路を構
成するＭＯ３ＦＥＴＱ２のドレイン出力が印加される。
また、上記ヒユーズ手段Ｆが溶断されているか否かを識
別して、相補アドレス信号ａＯ，ａＯを形成するため、
ラッチ回路が設けられる。すなわち、そのドレインが上
記ヒユーズ手段Ｆに接続されたＭＯ３ＦＥＴＱ４と、こ
のＭＯ３ＦＥＴＱ４とゲート、ドレインが交差結線され
たＭＯ３ＦＥＴＱ５とによりランチ回路が構成される。
別して、相補アドレス信号ａＯ，ａＯを形成するため、
ラッチ回路が設けられる。すなわち、そのドレインが上
記ヒユーズ手段Ｆに接続されたＭＯ３ＦＥＴＱ４と、こ
のＭＯ３ＦＥＴＱ４とゲート、ドレインが交差結線され
たＭＯ３ＦＥＴＱ５とによりランチ回路が構成される。
このＭＯ３ＦＥＴＱ５のドレインと電源電圧Ｖｃｃとの
間には、負荷ＭＯ３ＦＥＴＱ６が結合されている。
間には、負荷ＭＯ３ＦＥＴＱ６が結合されている。
なお、回路の電源電圧供給用の電極Ｐ３と上記ヒユーズ
溶断用電極Ｐ２との間には、抵抗Ｒ２からなる電流制限
手段が設けられている。すなわち、ヒユーズ手段Ｆを溶
断させるか否かのプログラム時には、プローブによって
上記電極Ｐ２に直接に溶断用の電圧Ｖ ｃｃｒが供給さ
れる。
溶断用電極Ｐ２との間には、抵抗Ｒ２からなる電流制限
手段が設けられている。すなわち、ヒユーズ手段Ｆを溶
断させるか否かのプログラム時には、プローブによって
上記電極Ｐ２に直接に溶断用の電圧Ｖ ｃｃｒが供給さ
れる。
このような記憶回路におていは、次のような問題の生じ
ることが本願発明者の研究によって明らかにされた。す
なわち、例えば、ヒユーズ手段Ｆとしてポリシリコン層
を用いた場合、その製造上のバラツキによって形状異常
又は構造異常が生じることがある。上記形状異常とは、
ヒユーズ手段を構成するポリシリコン層の途中に欠は部
分が生じること等であり、これによって、その抵抗値が
通常の１０倍以上も大きくなってしまう。また、上記構
造異常とは、ポリシリコン層が鱗状に形成されることに
よって、それぞれの接続部分に微少な間隙が形成されて
しまう様なことであり、これによって上記形状異常が生
′じた場合と同様にその抵抗値が大きくなってしまう。
ることが本願発明者の研究によって明らかにされた。す
なわち、例えば、ヒユーズ手段Ｆとしてポリシリコン層
を用いた場合、その製造上のバラツキによって形状異常
又は構造異常が生じることがある。上記形状異常とは、
ヒユーズ手段を構成するポリシリコン層の途中に欠は部
分が生じること等であり、これによって、その抵抗値が
通常の１０倍以上も大きくなってしまう。また、上記構
造異常とは、ポリシリコン層が鱗状に形成されることに
よって、それぞれの接続部分に微少な間隙が形成されて
しまう様なことであり、これによって上記形状異常が生
′じた場合と同様にその抵抗値が大きくなってしまう。
このような形状又は構造異常を有するヒユーズ手段Ｆに
あっては、上記ＭＯ３ＦＥＴＱ３のオン状感により流れ
る溶断電流が小さくなるため、完全な溶断が行われなく
なる。また、形状又は構造がないヒユーズ手￥！ｌｔＦ
にあっても、上記ＭＯ３ＦＥＴＱ３等の特性不良等によ
り不十分な溶断電流しか流れないことにより溶断不良が
発生する場合がある。これにより比較的大きな抵抗値の
もとに両端が接続された状態となる場合がある（不完全
溶断）。
あっては、上記ＭＯ３ＦＥＴＱ３のオン状感により流れ
る溶断電流が小さくなるため、完全な溶断が行われなく
なる。また、形状又は構造がないヒユーズ手￥！ｌｔＦ
にあっても、上記ＭＯ３ＦＥＴＱ３等の特性不良等によ
り不十分な溶断電流しか流れないことにより溶断不良が
発生する場合がある。これにより比較的大きな抵抗値の
もとに両端が接続された状態となる場合がある（不完全
溶断）。
このように、ヒユーズ手段Ｆの書込み不良があると、欠
陥ビットの切り換えが行われないままとなってしまう。
陥ビットの切り換えが行われないままとなってしまう。
また、不完全溶断状態では、正常に動作したり、誤動作
したりすることになるので、機能試験でそれを検出する
ことが極めて難しいものとなる。このため、不良品が市
場に流れてしまい、製品に使用され、実際の稼働状態に
おいて重大な不良を引き起こす虞れがある。
したりすることになるので、機能試験でそれを検出する
ことが極めて難しいものとなる。このため、不良品が市
場に流れてしまい、製品に使用され、実際の稼働状態に
おいて重大な不良を引き起こす虞れがある。
この発明の目的は、高信頼性のヒユーズ手段を用いた記
憶回路を含む半導体簗積回路装置を提供することにある
。
憶回路を含む半導体簗積回路装置を提供することにある
。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
〔発明の概要〕
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、記憶情報に対して娯り訂正のための冗長信号
を付加して、ＥＣＣ（Ｅｒｒｏｒ Ｃｏｒｒｅｔｌｎｇ
Ｃｏｄｅ ）回路により誤り訂正された記憶情報を取り
出すことによって、ヒユーズ手段を用いた記憶情報の高
信頼性を実現するものである。
を付加して、ＥＣＣ（Ｅｒｒｏｒ Ｃｏｒｒｅｔｌｎｇ
Ｃｏｄｅ ）回路により誤り訂正された記憶情報を取り
出すことによって、ヒユーズ手段を用いた記憶情報の高
信頼性を実現するものである。
〔実施例１〕
第２図には、ダイナミック型ＲＡＭの欠陥ビットの救済
のために設けられる上記アドレスコンベアにこの発明を
通用した場合の一実施例の回路図が示されている。この
実施例では、特に制限されないが、Ｘ系又はＹ系のアド
レス信号が８ビツトにより構成される。
のために設けられる上記アドレスコンベアにこの発明を
通用した場合の一実施例の回路図が示されている。この
実施例では、特に制限されないが、Ｘ系又はＹ系のアド
レス信号が８ビツトにより構成される。
同図では、代表として１つの不良アドレスａＯを記憶す
る記憶回路が示されている。この記憶回路は、次の各回
路素子により構成される。溶断用の電圧Ｖ ｃｃｒを供
給する電極Ｐ２と、回路の接地電位との間には、ヒユー
ズ手段ＦＯと溶断用ＭＯ３ＦＥＴＱ３とが直列に接続さ
れる。このＭＯ３ＦＥＴＱ３のゲートには、負荷ＭＯ３
ＦＥＴＱＩと駆動ＭＯ３ＦＥＴＱ２とで構成された入力
回路の出力信号が印加される。上記負荷ＭＯ３ＦＥＴＱ
１には、電極Ｐ１から供給されるプログラム用のパルス
φｐの電圧により動作状態にされる。上記論理回路の駆
動ＭＯ３ＦＥＴＱ２のゲートには、不良アドレス信号丁
０が印加される。上記電極Ｐ２と回路の電源電圧Ｖｃｃ
を供給する電源供給用電極Ｐ３との間には、ヒユーズ手
段ＦＯ等の読み出し時における電流制限手段として抵抗
Ｒ２が設けられる。
る記憶回路が示されている。この記憶回路は、次の各回
路素子により構成される。溶断用の電圧Ｖ ｃｃｒを供
給する電極Ｐ２と、回路の接地電位との間には、ヒユー
ズ手段ＦＯと溶断用ＭＯ３ＦＥＴＱ３とが直列に接続さ
れる。このＭＯ３ＦＥＴＱ３のゲートには、負荷ＭＯ３
ＦＥＴＱＩと駆動ＭＯ３ＦＥＴＱ２とで構成された入力
回路の出力信号が印加される。上記負荷ＭＯ３ＦＥＴＱ
１には、電極Ｐ１から供給されるプログラム用のパルス
φｐの電圧により動作状態にされる。上記論理回路の駆
動ＭＯ３ＦＥＴＱ２のゲートには、不良アドレス信号丁
０が印加される。上記電極Ｐ２と回路の電源電圧Ｖｃｃ
を供給する電源供給用電極Ｐ３との間には、ヒユーズ手
段ＦＯ等の読み出し時における電流制限手段として抵抗
Ｒ２が設けられる。
上記ヒユーズ手段Ｆの溶断の有無を識別して、相補不良
アドレス信号ａｏ、ａＯを形成するため、次の各回路素
子が設けら、れる。そのゲート、ドレイン間が互いに交
差結線されたＭＯ３ＦＥＴＱ４゜Ｑ５は、ラッチ形態に
構成される。上記ＭＯ３ＦＥＴＱ４のドレインは、ヒユ
ーズ手段ＦＯに接続される。上記ＭＯ３ＦＥＴＱ５のド
レインは、負荷Ｍ ＯＳ Ｆ ＥＴ Ｑ ６°に接続さ
れる。このヒユーズ手段ＦＯは、ポリ （多結晶）シリ
コン層により形成される。これによって、上記ＭＯ３Ｆ
ＥＴＱ４、Ｑ５のドレインから相補アドレス信号ａＱ。
アドレス信号ａｏ、ａＯを形成するため、次の各回路素
子が設けら、れる。そのゲート、ドレイン間が互いに交
差結線されたＭＯ３ＦＥＴＱ４゜Ｑ５は、ラッチ形態に
構成される。上記ＭＯ３ＦＥＴＱ４のドレインは、ヒユ
ーズ手段ＦＯに接続される。上記ＭＯ３ＦＥＴＱ５のド
レインは、負荷Ｍ ＯＳ Ｆ ＥＴ Ｑ ６°に接続さ
れる。このヒユーズ手段ＦＯは、ポリ （多結晶）シリ
コン層により形成される。これによって、上記ＭＯ３Ｆ
ＥＴＱ４、Ｑ５のドレインから相補アドレス信号ａＱ。
ａＯが得られる。
残りの不良アドレスの記憶回路も上記同様な回路によっ
て構成される。なお、上記プログラム用のパルスφｐと
電極Ｐ２から供給される溶断用の電圧Ｖ ｃｃｒとは、
各記憶回路に対して共通に用いられる。
て構成される。なお、上記プログラム用のパルスφｐと
電極Ｐ２から供給される溶断用の電圧Ｖ ｃｃｒとは、
各記憶回路に対して共通に用いられる。
この実施例では、上記ヒユーズ手段への不完全な書込み
（溶断）を検出して、その誤り訂正を行うため、冗長ビ
ットＰ１〜Ｐ４が付加される。この冗長ビットＰ１〜Ｐ
４は、上記不良アドレスに従って設定され、上記同様な
ヒユーズ手段を用いた記憶回路ＰＣＩ〜ＰＣ４にそれぞ
れ書込まれる。
（溶断）を検出して、その誤り訂正を行うため、冗長ビ
ットＰ１〜Ｐ４が付加される。この冗長ビットＰ１〜Ｐ
４は、上記不良アドレスに従って設定され、上記同様な
ヒユーズ手段を用いた記憶回路ＰＣＩ〜ＰＣ４にそれぞ
れ書込まれる。
上記不良アドレスａＯ，ａＯ〜ａ７．ａ７と冗長ピッ）
ｐｌ、ｐｌ〜ｐ４．ｐ４とは、それぞれＥＣＣ回路に供
給される。このＥＣＣ回路は、公知であるので、その詳
細な説明を省略する。そして、このＥＣＣ回路によって
誤り訂正されたアドレス信号ａｏ、ａＯ〜ａ７’、ａ７
は、アドレス比較回路に供給される。すなわち、上記ア
ドレス信号ａＯ，ａＯは、ＭＯ３ＦＥＴＱ６．Ｑ７のゲ
ートにそれぞれ印加される。これらのＭＯＳ Ｆ ＥＴ
Ｑ６．Ｑ７は、直列形態に接続され、ＭＯ３ＦＥＴＱ６
側からアドレス信号ａＯ°が、ＭＯ３ＦＥＴＱ７側から
アドレス信号ａＯ″がそれぞれ相補的に供給され、その
共通接続点から比較出力を得るものである。
ｐｌ、ｐｌ〜ｐ４．ｐ４とは、それぞれＥＣＣ回路に供
給される。このＥＣＣ回路は、公知であるので、その詳
細な説明を省略する。そして、このＥＣＣ回路によって
誤り訂正されたアドレス信号ａｏ、ａＯ〜ａ７’、ａ７
は、アドレス比較回路に供給される。すなわち、上記ア
ドレス信号ａＯ，ａＯは、ＭＯ３ＦＥＴＱ６．Ｑ７のゲ
ートにそれぞれ印加される。これらのＭＯＳ Ｆ ＥＴ
Ｑ６．Ｑ７は、直列形態に接続され、ＭＯ３ＦＥＴＱ６
側からアドレス信号ａＯ°が、ＭＯ３ＦＥＴＱ７側から
アドレス信号ａＯ″がそれぞれ相補的に供給され、その
共通接続点から比較出力を得るものである。
上記記憶情報とアドレス信号とが一致した場合、記憶情
報によりオン状態になっているＭＯ３ＦＥＴＱ６又はＱ
７を通してアドレス信号「０°又はａＯ″のロウレベル
の一致信号が出力される。一方、記憶情報とアドレス信
号とが不一致の場合、記憶情報によりオン状態になって
いるＭＯ３ＦＥＴＱ６又はＱ７を通してアドレス信号１
０°又はａＯ’のハイレベルの不一致信号が出力される
ことになる。他のアドレス信号ａ７．ａ７等にも上記同
様なアドレス比較回路が設けられる。
報によりオン状態になっているＭＯ３ＦＥＴＱ６又はＱ
７を通してアドレス信号「０°又はａＯ″のロウレベル
の一致信号が出力される。一方、記憶情報とアドレス信
号とが不一致の場合、記憶情報によりオン状態になって
いるＭＯ３ＦＥＴＱ６又はＱ７を通してアドレス信号１
０°又はａＯ’のハイレベルの不一致信号が出力される
ことになる。他のアドレス信号ａ７．ａ７等にも上記同
様なアドレス比較回路が設けられる。
上記各アドレス信号に対する比較出力は、ＭＯ３ＦＦ、
ＴＱＩＯないしＱｌｌ及びプリチャージＭＯ３ＦＥＴＱ
Ｉ ２とで構成されたノアゲート回路に入力され、この
ノアゲート回路を通してアドレス切り換え制御信号ａｒ
が形成される。すなわち、すべての記憶情報とアドレス
信号とが一致した時、そのロウレベル出力によりＭＯ３
ＦＥＴＱＩ ＯないしＱｌｌがオフ状態となって、ハイ
レベルのアドレス切り換え制御信号ａｒが形成される。
ＴＱＩＯないしＱｌｌ及びプリチャージＭＯ３ＦＥＴＱ
Ｉ ２とで構成されたノアゲート回路に入力され、この
ノアゲート回路を通してアドレス切り換え制御信号ａｒ
が形成される。すなわち、すべての記憶情報とアドレス
信号とが一致した時、そのロウレベル出力によりＭＯ３
ＦＥＴＱＩ ＯないしＱｌｌがオフ状態となって、ハイ
レベルのアドレス切り換え制御信号ａｒが形成される。
〔実施例２〕
第３図には、この発明の他の一実施例のプロッり図が示
されている。この実施例では、通常、ダイナミック型Ｒ
ＡＭのような半導体集積回路装置においては、複数組の
不良アドレスが書込まれることに着目して、冗長ビット
の記憶回路の簡素化を図るものである。
されている。この実施例では、通常、ダイナミック型Ｒ
ＡＭのような半導体集積回路装置においては、複数組の
不良アドレスが書込まれることに着目して、冗長ビット
の記憶回路の簡素化を図るものである。
すなわち、Ｘ系とＹ系にそれぞれ２組づつの予備メモリ
アレイを設ける場合には、同図に示すように合計４組各
ＡＣＯＯ〜ＸＡＣ１？、ＹＡＣＯＯ〜ＹＡＣ１７の不良
アドレスの記憶回路が設けられる。そこで、この実施例
では、上記合計４組からのアドレス信号を１組の記憶情
報としてＥＣＣ回路に供給するものである。これによっ
て、訂正すべきアドレス信号が２４ビツトとなるから、
１ビツトの誤り訂正機能を持たせるための付加すべき冗
長ビットは、Ｐ１〜Ｐ５の５ビツトとなる。
アレイを設ける場合には、同図に示すように合計４組各
ＡＣＯＯ〜ＸＡＣ１？、ＹＡＣＯＯ〜ＹＡＣ１７の不良
アドレスの記憶回路が設けられる。そこで、この実施例
では、上記合計４組からのアドレス信号を１組の記憶情
報としてＥＣＣ回路に供給するものである。これによっ
て、訂正すべきアドレス信号が２４ビツトとなるから、
１ビツトの誤り訂正機能を持たせるための付加すべき冗
長ビットは、Ｐ１〜Ｐ５の５ビツトとなる。
これによって、上記８ビツトつづの不良アドレスに対し
てそれぞれ冗長ビットを付加する場合〈４ビツト×４）
に比べて、大幅な冗長用の記憶回路の削減を図るもので
ある。
てそれぞれ冗長ビットを付加する場合〈４ビツト×４）
に比べて、大幅な冗長用の記憶回路の削減を図るもので
ある。
上記のような４組の不良アドレスと冗長ビットとは、１
つのＥＣＣ回路に供給され、ここで誤り訂正が行われる
。そして、各組の誤り訂正されたアドレス信号は、上記
同様なアドレス比較回路及びＮＯＲゲート回路ＸＯ，Ｘ
ｉ及びＹＯ，Ｙｌにそれぞれ供給され、それぞれの回路
から予備メモリアレイへの切り換え信号が形成される。
つのＥＣＣ回路に供給され、ここで誤り訂正が行われる
。そして、各組の誤り訂正されたアドレス信号は、上記
同様なアドレス比較回路及びＮＯＲゲート回路ＸＯ，Ｘ
ｉ及びＹＯ，Ｙｌにそれぞれ供給され、それぞれの回路
から予備メモリアレイへの切り換え信号が形成される。
なお、Ｘ系のアドレス比較回路ＸＯ，ＸＩには、アドレ
スバッファＡＤＨから共通にアドレス信号ａｘｏ’ 〜
ａｘ７°が供給され、Ｙ系のアドレス比較回路ＹＯ，Ｙ
ｌには、アドレスバッファＡＤＢから共通にアドレス信
号ａｙＱ°〜、 、 ７１が供給される。
スバッファＡＤＨから共通にアドレス信号ａｘｏ’ 〜
ａｘ７°が供給され、Ｙ系のアドレス比較回路ＹＯ，Ｙ
ｌには、アドレスバッファＡＤＢから共通にアドレス信
号ａｙＱ°〜、 、 ７１が供給される。
（１） Ｅ ＣＣ回路を設けることによってヒユーズ手
段を用いた記憶回路の書込み不良又は不完全書込みに対
掌る誤り訂正を行うことができるため、高信頼性のヒユ
ーズ手段を用いた記憶回路を構成できるという効果が得
られる。
段を用いた記憶回路の書込み不良又は不完全書込みに対
掌る誤り訂正を行うことができるため、高信頼性のヒユ
ーズ手段を用いた記憶回路を構成できるという効果が得
られる。
（２）上記（１）により、予備メモリアレイを用いる欠
陥ビット救済方式におけるヒユーズ手段を用いた不良ア
ドレス記憶回路に適用した場合には、確実に欠陥ビット
へのアドレス設定を検出できるから、高信頼性の欠陥ビ
ット救済を実現できるという効果が得られる。この場合
、ヒユーズ手段の不完全溶断状態のように記憶回路が正
常に動作したり、誤動作したりするような場合にもＥＣ
Ｃ回路が動作してこれを訂正できるから、極めて高信頼
性の欠陥ビットの救済を実現できる。
陥ビット救済方式におけるヒユーズ手段を用いた不良ア
ドレス記憶回路に適用した場合には、確実に欠陥ビット
へのアドレス設定を検出できるから、高信頼性の欠陥ビ
ット救済を実現できるという効果が得られる。この場合
、ヒユーズ手段の不完全溶断状態のように記憶回路が正
常に動作したり、誤動作したりするような場合にもＥＣ
Ｃ回路が動作してこれを訂正できるから、極めて高信頼
性の欠陥ビットの救済を実現できる。
（３）複数組の不良アドレスを１つのＥＣＣ回路に供給
することによって、その誤り訂正のための冗長ビットの
数を大幅に削減できる。これによって、必要なヒユーズ
手段の数とその書込み／読み出し回路が簡素化できると
いう効果が得られる。
することによって、その誤り訂正のための冗長ビットの
数を大幅に削減できる。これによって、必要なヒユーズ
手段の数とその書込み／読み出し回路が簡素化できると
いう効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、ヒユーズ手段
は種々の実施形態を採ることができるものである。また
、ヒユーズ手段を選択的に溶断させる書込み回路と、ヒ
ユーズ手段の溶断の有無を識別する読み出し回路は、種
々の変形を採ることができるものである。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、ヒユーズ手段
は種々の実施形態を採ることができるものである。また
、ヒユーズ手段を選択的に溶断させる書込み回路と、ヒ
ユーズ手段の溶断の有無を識別する読み出し回路は、種
々の変形を採ることができるものである。
以上の説明では主として本願発明者によってなされた発
明をその背景とった技術分野であるダイナミック型ＲＡ
Ｍにおける欠陥ビット救済のためのアドレスコンベアに
適用した場合について説明したが、これに限定されるも
のではなく、この発明は、ヒユーズ手段を記憶手段して
利用する半導体集積回路装置に広く利用できるものであ
る。
明をその背景とった技術分野であるダイナミック型ＲＡ
Ｍにおける欠陥ビット救済のためのアドレスコンベアに
適用した場合について説明したが、これに限定されるも
のではなく、この発明は、ヒユーズ手段を記憶手段して
利用する半導体集積回路装置に広く利用できるものであ
る。
第１図は、この発明に先立って考えられる不良アドレス
記憶回路の一例を示す回路図、第２図は、この発明を欠
陥ビット救済のためのアドレスコンベアに適用した場合
の一実施例を示す回路図、 第３図は、この発明を欠陥ビット救済のためのアドレス
コンベアに適用した場合の他の一実施例第 １ 図 第 ２ 図
記憶回路の一例を示す回路図、第２図は、この発明を欠
陥ビット救済のためのアドレスコンベアに適用した場合
の一実施例を示す回路図、 第３図は、この発明を欠陥ビット救済のためのアドレス
コンベアに適用した場合の他の一実施例第 １ 図 第 ２ 図
Claims (1)
- 【特許請求の範囲】 １、複数のヒユーズ手段を用いて複数ビットの情報を記
憶させる記憶回路と、上記複数ビットの情報に対して付
加され、上記同様なヒユーズ手段によって冗長ビットを
記憶させる記憶回路と、上記情報ビットと冗長ビットと
を受けて誤り訂正された情報ビットを形成するＥＣＣ回
路とを含むことを特徴とする半導体集積回路装置。 ２、上記ヒユーズ手段は、ポリシリコン層により形成さ
れるものであることを特徴とする特許請求の範囲第１項
記載の半導体集積回路装置。 ３、上記半導体集積回路装置は、ダイナミック型ＲＡＭ
を構成し、上記情報ビット用のヒユーズ手段には欠陥メ
モリセルのアドレス信号が書込まれるものであることを
特徴する特許請求の範囲第１又は第２項記載の半導体集
積回路装置。 ４、上記ＥＣＣ回路には、複数組の欠陥メモリセルに対
して割当られた全アドレス信号とそれに対応して付加さ
れた冗長信号とが供給されるものであることを特徴とす
る特許請求の範囲第３項記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59056056A JPS60201599A (ja) | 1984-03-26 | 1984-03-26 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59056056A JPS60201599A (ja) | 1984-03-26 | 1984-03-26 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60201599A true JPS60201599A (ja) | 1985-10-12 |
| JPH0582000B2 JPH0582000B2 (ja) | 1993-11-17 |
Family
ID=13016421
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59056056A Granted JPS60201599A (ja) | 1984-03-26 | 1984-03-26 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60201599A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61123100A (ja) * | 1984-11-20 | 1986-06-10 | Fujitsu Ltd | 半導体記憶装置 |
| JP2001358313A (ja) * | 2000-06-14 | 2001-12-26 | Hitachi Ltd | 半導体装置 |
| US6611458B2 (en) | 2000-02-10 | 2003-08-26 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| US6915476B2 (en) | 2003-12-08 | 2005-07-05 | Elpida Memory, Inc. | Redundancy semiconductor memory device with error correction code (ECC) circuits for correcting errors in recovery fuse data |
| WO2014120529A1 (en) * | 2013-01-29 | 2014-08-07 | Qualcomm Incorporated | Error detection and correction of one-time programmable elements |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4880999B2 (ja) * | 2005-12-28 | 2012-02-22 | 株式会社東芝 | 半導体集積回路およびその検査方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58139399A (ja) * | 1982-02-15 | 1983-08-18 | Hitachi Ltd | 半導体記憶装置 |
| JPS58155593A (ja) * | 1982-03-10 | 1983-09-16 | Hitachi Ltd | 半導体記憶装置 |
-
1984
- 1984-03-26 JP JP59056056A patent/JPS60201599A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58139399A (ja) * | 1982-02-15 | 1983-08-18 | Hitachi Ltd | 半導体記憶装置 |
| JPS58155593A (ja) * | 1982-03-10 | 1983-09-16 | Hitachi Ltd | 半導体記憶装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61123100A (ja) * | 1984-11-20 | 1986-06-10 | Fujitsu Ltd | 半導体記憶装置 |
| US6611458B2 (en) | 2000-02-10 | 2003-08-26 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| US6894944B2 (en) | 2000-02-10 | 2005-05-17 | Renesas Technology Corp. | Semiconductor integrated circuit device |
| US7149113B2 (en) | 2000-02-10 | 2006-12-12 | Renesas Technology Corp. | Semiconductor integrated circuit device |
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| WO2014120529A1 (en) * | 2013-01-29 | 2014-08-07 | Qualcomm Incorporated | Error detection and correction of one-time programmable elements |
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH0582000B2 (ja) | 1993-11-17 |
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