TWI539455B - 電容隔離式失配補償型感應放大器 - Google Patents

Description

電容隔離式失配補償型感應放大器

本發明一般係關於記憶體感應放大器，且尤其係關於電容絕緣式失配補償型感應放大器。

在動態隨機存取記憶體(DRAM)裝置當中，通常運用感應放大器來感應連接至每一DRAM儲存單元的共用位元線上之電壓，其中這些儲存單元包含一儲存電容以及一電晶體。在讀取操作期間定址該單元時，該電晶體選擇性切換儲存的電容電壓值至位元線。儲存電容儲存相當小量的電壓值，該值代表邏輯二進位「0」和「1」值。隨著半導體裝置技術持續朝向提供更小裝置尺寸以及每一積體電路(IC)更多裝置(如此IC內電路所用的電壓更小)演進，許多通常包含一個感應放大器的電晶體之間的臨界電壓內固有的失配變得更加困難，並且針對其所做之正確補償也更重要。

根據本發明的具體實施例，例如DRAM資料儲存單元陣列的感應放大器包含一或多個串聯在一起的放大器級。放大器級一起形成DRAM陣列的感應放大器，每一放大器級都包含一個隔離電容，以將每一放大器級內電晶體的臨界電壓間之任何失配減少至相當小的值。來自DRAM記憶體單元陣列的位元線連接至第一放大器級，來自最後放大器級的輸出連接至寫回開關，而該開關的輸出則連接至第一放大器級的輸入上之位元線。

請參閱圖1，其中例示根據本發明之一具體實施例，包含一對相同放大器級102-104的感應放大器電路配置100之示意圖。不過，在替代具體實施例內可運用的只有一個放大器級，或超過兩個放大器級。該對放大器級102-104包含DRAM陣列108的感應放大器。一般而言，這種DRAM陣列108可含有幾百或幾千個儲存單元，每一單元都包含一個電容來儲存代表邏輯二進位「0」或「1」值的電壓值，以及一個電晶體來切換儲存單元的電壓值到位元線信號線106。位元線106連接至第一放大器級102的一輸入以及可能為一對位元線其中之一，提供儲存在選擇用於讀取或寫入的陣列108內對應的DRAM單元其中之一內邏輯二進位值之「真」與「補充」狀態。另外，DRAM陣列108可包含另一種記憶體單元陣列，像是包含靜態RAM(static random access memory，SRAM)裝置的那些記憶體單元陣列。來自第二放大器級104的線110上之一輸出連接至寫回開關112，並且來自寫回開關112之輸出的一線上之輸出信號連接回到位元線106。

有關第一放大器級102，位元線106連接至隔離電容114和電容分流開關116，在此電容114和分流開關116係並聯。根據本發明的一具體實施例，電容114之值大約是閘反向器132的輸入靜電容量的十倍大。電容分流開關116可包含並聯的NFET 118和PFET 120。NFET 118的閘極受到信號sh的控制，而PFET 120的閘極則受到信號sh_b的控制。此後會說明電容分流開關116的功能。電容114和電容分流開關116的輸出端在信號節點sn0 122上連接在一起。四個電晶體124-130在供應電壓Vdd與接地之間串聯，這四個電晶體124-130形成第一放大器級102的閘反向器132。信號節點sn0 122連接至作為放大器的電晶體126-128之閘極。因此，信號節點sn0 122為至第一放大器級102的閘反向器132之輸入。另兩個電晶體124、130作為屬於閘反向器132一部分的功率閘。電晶體126-128之間的連接點形成第一放大器級102的線134上之一輸出。電晶體124的閘極受到信號set_b0的控制，而電晶體130的閘極則受到信號set0的控制。第一放大器級102也包含一預設開關或由NFET 138和PFET 140並聯所形成的反向器分流裝置136。預設開關136的一輸入端連接至信號節點sn0 122，而預設開關136的輸出端則連接至第一放大器級102的輸出134。NFET 138的閘極受到信號pre的控制，而PFET 140的閘極則受到信號pre_b的控制。

如上述，第二放大器級104可與第一放大器級102相同。來自第一放大器級102的輸出信號134連接在第二放大器級104的一輸入上。第二放大器級104包含電容142和包含NFET 146和PFET 148的電容分流開關144。在此提供信號節點sn1 150。四個電晶體152-158串聯並且形成第二放大器級104的閘反向器160，而其輸出則提供在線110上。因此，信號節點sn1 150為至第二放大器級104的閘反向器160之輸入。預設開關或反向器分流裝置162包含NFET 164和PFET 166。如圖1內所指示，各種閘控制信號被提供給第二放大器級104內的各種電晶體。

來自第二放大器級104的線110上之輸出信號連接至寫回開關112的一輸入，該開關包含並聯的NFET 170和PFET 172。NFET 170的閘極受到信號wb的控制，而PFET 172的閘極則受到信號wb_b 172的控制。寫回開關112的輸出連接回到位元線106。

利用第一和第二放大器級102-104以及寫回開關112的各種操作模式之描述，如此可對感應放大器電路配置100的操作有最佳了解。圖2至圖6的每一者都以簡化形式例示特定操作模式內的電路配置100。再者，圖7和圖8的圖表例示經過一段時間後，電路配置100內各種信號的電壓值。具體而言，圖7例示從陣列108內該等單元其中之一讀取邏輯二進位「0」的情況。圖8例示從陣列108內該等單元其中之一讀取邏輯二進位「1」的情況。

圖2例示圖1的感應放大器電路配置之預充電操作模式。在預充電模式期間，驅動位元線106至一預充電位準，在此案例中就是零伏特，但是可為對於單元維持最佳的任意位準。第一和第二放大器級102-104內的兩個閘反向器132、160分別為浮動或閘關閉。這例示於圖7和圖8內，在這些圖式的各別圖表時間週期的起點上，其中位元線106(BL)上電壓值為零伏特。

圖3例示一預設操作模式，其中開關180為關閉並且大約300毫伏特(mV)的電壓參考Vref 182被應用至位元線106，並且對應第一和第二放大器級102-104內的閘反向器132、160的每一者都預設至其各別的電壓跳脫點。此操作模式展示所要的失配偏移補償，其中節點sn0 122和sn1 150之間的電壓差異相當小，如sn0 122和sn1 150的信號軌跡間之差異所示，其中此電壓差異由圖7和圖8內帶有箭頭186的線條所示。利用暫時開啟開關或通過第一放大器級102內的電晶體124和130以及第二放大器級104內的類似電晶體152和158，而同時關閉各別能階102-104內的預設開關或反向器分流開關136、162，將每一閘反向器132、160的輸入與輸出有效地短路在一起，如此就可達成此情況。因此，每一能階102-104內的隔離電容114、142幫助去除每一能階102-104內各種電晶體的臨界電壓間同樣多的失配。如圖7至圖8內所示，第一放大器級102的信號節點sn0 122之跳脫點大約等於第二放大器級104的信號節點sn1 150之跳脫點，而這兩跳脫點大約都是450mV。

圖4例示信號發展操作模式，其中利用關閉閘反向器132、160來讓第一和第二放大器級102-104「浮動」，之後已選取的陣列單元108的其中之一傳輸其儲存的電荷量至位元線106，如圖4內帶有箭頭188的線條所示。在此模式內，開關180斷開並且預設開關或反向器分流開關136、162都關閉。利用主張字元線wl0 190來選擇該等陣列單元的其中之一。第一放大器級102內的隔離電容114將位元線106上任何電荷傳輸至感應節點122。請參閱圖7至圖8，從位元線106傳輸至信號節點sn0 122的電荷量由帶有箭頭192的線條所示。

圖5例示一放大操作模式，其中第一和第二放大器級102-104分別放大第一和第二信號節點sn0 122和sn1 150上的電壓。利用開啟開關或通過第一放大器級102內電晶體124、130以及第二放大器級104內的類似電晶體152、158可達成。這允許第一放大器級102內放大電晶體126-128和第二放大器級104內放大電晶體154-156放大每一能階102-104的各別信號節點sn0 122和sn1 150上的電壓。有關圖7圖表內所指示的讀取「0」操作，驅動信號節點sn0 122上的電壓遠低於跳脫點，其中閘反向器132將此低進行電壓(low going voltage)反向，並且在第一放大器級102的輸出134上提供一高電壓信號。有關圖8圖表內所指示的讀取「1」操作，驅動信號節點sn0 122上的電壓遠高於跳脫點，其中閘反向器132將此高進行電壓(high going voltage)反向，並且在第一放大器級102的輸出134上提供一低電壓信號。第二放大器級104用類似方式操作，其中有關讀取「0」操作，信號節點sn1 150上的電壓為一高進行電壓，其由第二放大器級104的閘反向器160反向(圖7)，並且其中有關讀取「1」操作，信號節點sn1 150上的電壓為一低進行電壓，其由閘反向器160反向(圖8)。

圖6例示一寫回操作模式，其跟隨放大操作模式。在寫回模式內，寫回開關112關閉，藉此根據在上述讀取「0」或讀取「1」操作內所讀取之特定陣列單元的電壓值，將位元線106上的電壓位準增強至一高或低電壓位準。並且，在此操作模式期間關閉電容分流開關116、144，以避免從類比電壓位準分過來(burn)任何電源。

此處所使用的術語僅為說明特定具體實施例之用，並非用於限制本發明。如此處所使用，除非上下文有明確指示，否則單數形式型態「一」(a,an)和「該」(the)也包含複數形式型態。吾人將更進一步瞭解，說明書中使用的術語「包含」(comprises及/或comprising)指明所陳述的特徵、整體數、步驟、操作、元件、及/或組件的存在，但是不排除還有一或多個其他特徵、整數、步驟、操作、元件、組件、及/或其群組的存在或附加。

對應的結構、材料、動作以及所有裝置或步驟的同等項加上以下申請專利範圍內的功能元件都包含用來執行該功能結合特別主張的其他主張元件之任何結構、材料或動作。本發明的描述已經為了例示與描述的目的而呈現，但非要將本發明毫無遺漏地限制在所揭之形式中。在不脫離本發明之範疇與精神的前提下，本技藝之一般技術者將瞭解許多修正例以及變化例。具體實施例係經過選擇與描述來最佳闡釋本發明與實際應用的原理，並且針對具有各種修正例的各種具體實施例讓其他本技藝之一般技術者能瞭解本發明，因這些具體實施例都適用於所考量之特定用途。

100．．．感應放大器電路配置

102．．．第一放大器級

104．．．第二放大器級

106．．．位元線

108．．．陣列單元

110．．．線

112．．．寫回開關

114．．．隔離電容

116．．．電容分流開關

118．．．NFET

128．．．電晶體

130．．．電晶體

132．．．閘反向器

134．．．輸出信號

136．．．預設開關

138．．．NFET

140．．．PFET

142．．．電容

144．．．電容分流開關

146．．．NFET

148．．．PFET

150．．．信號節點sn1

152．．．電晶體

154．．．電晶體

156．．．電晶體

158．．．電晶體

160．．．閘反向器

162．．．預設開關或反向器分流裝置

164．．．NFET

166．．．PFET

170．．．NFET

172．．．PFET

180．．．開關

182．．．電壓參考Vref

190．．．字元線wl0(WL0)

請參閱示範圖式，其中多個圖式內相同元件具有相同編號。

圖1為根據本發明之一具體實施例的二能階電容隔離式失配感應放大器之具體實施例的示意圖；

圖2為圖1的放大器在預充電操作模式內之簡化方塊圖；

圖3為圖1的放大器在預設操作模式內之簡化方塊圖；

圖4為圖1的放大器在信號發展操作模式內之簡化方塊圖；

圖5為圖1的放大器在放大操作模式內之簡化方塊圖；

圖6為圖1的放大器在寫回操作模式內之簡化方塊圖；

圖7為讀取DRAM記憶體陣列內所儲存的「0」時，圖1的放大器內各種信號之圖表；以及

圖8為讀取DRAM記憶體陣列內所儲存的「1」時，圖1的放大器內各種信號之圖表。

100．．．感應放大器電路配置

102．．．第一放大器級

104．．．第二放大器級

106．．．位元線

108．．．陣列單元

110．．．線

112．．．寫回開關

114．．．隔離電容

116．．．電容分流開關

118．．．NFET

120．．．PFET

122．．．感應節點

124．．．電晶體

126．．．電晶體

128．．．電晶體

130．．．電晶體

132．．．閘反向器

134．．．輸出信號

136．．．預設開關

138．．．NFET

140．．．PFET

142．．．電容

144．．．電容分流開關

146．．．NFET

148．．．PFET

150．．．信號節點sn1

152．．．電晶體

154．．．電晶體

156．．．電晶體

158．．．電晶體

160．．．閘反向器

162．．．預設開關或反向器分流裝置

164．．．NFET

166．．．PFET

170．．．NFET

172．．．PFET

Claims (16)

1. 一種感應放大器，包含：一第一放大器級，其上應用有一輸入信號；其中該第一放大器級包含並聯並且其上應用有該輸入信號的一隔離電容和一電容分流開關係跨接該隔離電容，且其中該隔離電容的一輸出與該電容分流開關連接在一信號節點上，其中該第一放大器級另包含對於電源及接地端連接至該信號節點的一閘反向器以及連接在該信號節點與該閘反向器的一輸出之間的一反向器分流開關，其中該輸入信號位於來自一DRAM記憶體單元陣列的一位元線上，並且其中該第一放大器級包含用於該DRAM記憶體單元陣列的一感應放大器；及一寫回開關，其連接至該第一放大器級的一輸出並且提供連接至該位元線的一輸出，其中該寫回開關選擇性關閉時，一增強電壓值應用至該位元線，且其中該寫回開關選擇性關閉時，該電容分流開關也選擇性關閉。
2. 如申請專利範圍第1項之感應放大器，另包含一第二放大器級，其具有一輸入與該第一放大器級的一輸出連接，該第二放大器級具有並聯的一隔離電容和一電容分流開關，且其中該隔離電容的一輸出與該電容分流開關連接在一信號節點上，其中該第二放大器級另包含連接至該信號節點的一反向器以及連接在該信號節點與該反向器的一輸出之間的一反向器分流開關。
3. 如申請專利範圍第2項之感應放大器，其中在該第一和第二放大器級的一預設操作期間，該第一放大器級的該信號節點與該第 二放大器級的該信號節點之間電壓內的一差異具有一值，該值排除由該輸入信號上一電壓值所代表的一二進位邏輯位準之任何錯誤讀數。
4. 一種感應放大器，包含：一第一放大器級，其上應用有一輸入信號，其中該第一放大器級包含並聯並且其上應用有該輸入信號的一隔離電容和一電容分流開關係跨接該隔離電容，且其中該隔離電容的一輸出與該電容分流開關連接在一信號節點上，其中該第一放大器級另包含對於電源及接地端連接至該信號節點的一閘反向器以及連接在該信號節點與該閘反向器的一輸出之間的一反向器分流開關，並且其中該輸入信號位於來自一記憶體單元陣列的一位元線上；以及一第二放大器級，其具有一輸入與該第一放大器級的一輸出連接，該第二放大器級具有並聯的一隔離電容和一電容分流開關係跨接該隔離電容，且其中該隔離電容的一輸出與該電容分流開關連接在一信號節點上，其中該第二放大器級另包含對於電源及接地端連接至該信號節點的一閘反向器以及連接在該信號節點與該閘反向器的一輸出之間的一反向器分流開關；及一寫回開關，其連接至該第二大器級的一輸出並且提供連接至該位元線的一輸出，其中該寫回開關選擇性關閉時，一增強電壓值應用至該位元線，且其中該寫回開關選擇性關閉時，該第一放大器級及該第二放大器級的該電容分流開關也選擇性關閉。
5. 如申請專利範圍第4項之感應放大器，其中在該第一和第二放大器級的一預設操作期間，該第一放大器級的該信號節點與該第二放大器級的該信號節點之間電壓內的一差異具有一值，該值排 除由該輸入信號上一電壓值所代表的一二進位邏輯位準之任何錯誤讀數。
6. 如申請專利範圍第4項之感應放大器，其中在一信號發展操作模式期間，該第一和第二放大器級浮動並且已選取的該記憶體單元陣列其中之一傳輸其儲存的電荷量至該位元線，其中該第一放大器級的該隔離電容傳輸該位元線上任何電荷至該第一放大器級的該感應節點。
7. 如申請專利範圍第4項之感應放大器，其中該記憶體單元陣列包含一DRAM記憶體單元陣列。
8. 一種感應放大器，包含：第一和第二放大器級，每一能階其上都應用有一輸入信號，其中每一能階都包含並聯並且其上應用有該輸入信號的一隔離電容和一電容分流開關係跨接該隔離電容，且其中該隔離電容的一輸出與該電容分流開關連接在每一對應能階的一信號節點上，其中每一能階另包含對於電源及接地端連接至該能階的該信號節點之一閘反向器以及連接在該能階的該信號節點與該閘反向器的一輸出之間的一反向器分流開關；其中該第一放大器級的該輸入信號位於來自一記憶體單元陣列的一位元線上，並且其中該第二放大器級的該輸入信號來自該第一放大器級的該反向器之一輸出；及一寫回開關，其連接至該第二放大器級的一輸出並且提供連接至該位元線的一輸出，其中該寫回開關選擇性關閉時，一增強電壓值應用至該位元線，且其中該寫回開關選擇性關閉時，該電 容分流開關也選擇性關閉。
9. 如申請專利範圍第8項之感應放大器，其中該記憶體單元陣列包含一DRAM記憶體單元陣列。
10. 如申請專利範圍第8項之感應放大器，其中該第一和第二放大器級包含該記憶體單元陣列的一感應放大器。
11. 如申請專利範圍第8項之感應放大器，另包含一寫回開關，其連接至該第二放大器級的一輸出並且提供連接至該位元線的一輸出，其中該寫回開關選擇性關閉時，一增強電壓值應用至該位元線。
12. 如申請專利範圍第8項之感應放大器，其中在該第一和第二放大器級的一預設操作期間，該第一放大器級的該信號節點與該第二放大器級的該信號節點之間電壓內的一差異具有一值，該值排除由該輸入信號上一電壓值所代表的一二進位邏輯位準之任何錯誤讀數。
13. 一種放大裝置，其包含：至少一放大器級，其上應用有一輸入信號，其中該輸入信號位於來自一記憶體單元陣列的一位元線上，其中該至少一放大器級包含並聯並且其上應用有該輸入信號的一隔離電容和一電容分流開關係跨接該隔離電容，且其中該隔離電容的一輸出與該電容分流開關連接在一信號節點上，其中該至少一放大器級另包含對於電源及接地端連接至該信號節點的一閘反向器以及該閘反向器 的一輸出，並且其中該放大裝置包含各種操作模式以讀取來自該等記憶體單元的其中之一的一電壓值並且將一電壓值寫入該等記憶體單元的其中之一；一第二放大器級，其具有一輸入與該至少一放大器級的一輸出連接，該第二放大器級具有並聯的一隔離電容和一電容分流開關係跨接該隔離電容，且其中該隔離電容的一輸出與該電容分流開關連接在一信號節點上，其中該第二放大器級另包含對於電源及接地端連接至該信號節點的一閘反向器以及連接在該信號節點與該閘反向器的一輸出之間的一反向器分流開關；及一寫回開關，其連接至該第二放大器級的一輸出並且提供連接至該位元線的一輸出，其中在該放大裝置的一寫回操作模式期間該寫回開關選擇性關閉時，一增強電壓值應用至該位元線，且其中該寫回開關選擇性關閉時，該第一放大器級及該第二放大器級的該電容分流開關也選擇性關閉。
14. 如申請專利範圍第13項之放大裝置，其中在該放大裝置的一預設操作模式期間，該至少一放大器級的該信號節點與該第二放大器級的該信號節點之間電壓內的一差異具有一值，該值排除由該輸入信號上一電壓值所代表的一二進位邏輯位準之任何錯誤讀數。
15. 如申請專利範圍第13項之放大裝置，其中在該放大裝置的一放大操作模式內發生一讀取操作模式，其中對於該位元線上一二進位邏輯「0」值的一讀取操作，該至少一放大器級的該信號節點上之該電壓被放大為遠低於一跳脫點，其中該至少一放大器級的該反向器反向該至少一放大器級的該信號節點上之該電壓，並且 在該至少一放大器級的一輸出上提供一高電壓信號，其中對於該位元線上一二進位邏輯「1」值的一讀取操作，該至少一放大器級的該信號節點上之該電壓被放大為遠高於該跳脫點，其中該至少一放大器級的該反向器反向該至少一放大器級的該信號節點上之該電壓，並且在該至少一放大器級的該輸出上提供一低電壓信號。
16. 如申請專利範圍第13項之放大裝置，其中在一信號發展操作模式期間，該至少一和第二放大器級浮動並且已選取的該記憶體單元陣列其中之一傳輸其儲存的電荷量至該位元線，其中該至少一放大器級的該隔離電容傳輸該位元線上任何電荷至該至少一放大器級的該感應節點。