JP3745349B2 - 半導体記憶装置及びその駆動方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、データを分極値として記憶する強誘電体メモリを有する半導体記憶装置、その製造方法及びその駆動方法に関する。
【０００２】
【従来の技術】
以下、従来の半導体記憶装置について、図２２〜図２５及び図２６(a) 、(b) を参照しながら説明する。
【０００３】
図２２は、従来の半導体記憶装置におけるメモリセル及びその周縁回路を示している。
【０００４】
図２２に示すように、メモリセルは、２つの強誘電体キャパシタＣ０、Ｃ１と２つのパストランジスタＱ０、Ｑ１とを有しており、いわゆる２Ｔ２Ｃ型のメモリセルである。強誘電体キャパシタＣ０の第１の電極はパストランジスタＱ０のソースに接続され、強誘電体キャパシタＣ１の第１の電極はパストランジスタＱ１のソースに接続され、強誘電体キャパシタＣ０及び強誘電体キャパシタＣ１の各第２の電極はセルプレート線ＣＰに共通に接続されている。パストランジスタＱ０のドレインはビット線ＢＬ０に接続され、パストランジスタＱ１のドレインはビット線ＢＬ１に接続され、ビット線ＢＬ０のビット線容量はＣＢＬ０で表わされ、ビット線ＢＬ１のビット線容量はＣＢＬ１で表わされている。尚、ビット線容量ＣＢＬ０とビット線容量ＣＢＬ１とは互いに等しい。パストランジスタＱ０のゲート及びパストランジスタＱ１のゲートはワード線ＷＬに共通に接続されている。また、ビット線ＢＬ０及びビット線ＢＬ１の一端部同士の間には、インバータＩＮＶ０及びインバータＩＮＶ１よりなるセンスアンプが接続されている。
【０００５】
強誘電体キャパシタＣ０，Ｃ１は、第１の電極と第２の電極との間に電圧が印加されない状態においても分極を保持し、図２３に示すようなヒステリシス曲線５０を有している。図２３においては、プレート線ＣＰに正電圧を印加する場合に、電圧軸の方向を正とすると共に分極の方向が上向きを正にしている。
【０００６】
＜データの書き込み動作＞
メモリセルにデータを書き込む場合には、ワード線ＷＬにハイ電圧を印加してパストランジスタＱ０，Ｑ１をオンにした後、ビット線ＢＬ０，ＢＬ１をロー電圧にした状態でプレート線ＰＬに正極性のパルス電圧を印加する。このようにすると、２つの強誘電体キャパシタＣ０，Ｃ１は図２３における点５１に分極値が書き込まれる。
【０００７】
次に、データ“０”を書き込む場合には、ビット線ＢＬ１に正極性のパルス電圧を印加する。このようにすると、強誘電体キャパシタＣ１はヒステリシス曲線５０の軌跡を描いて、点５２に分極値が書き込まれる。
【０００８】
一方、データ“１”を書き込む場合には、ビット線ＢＬ０に正極性のパルス電圧を印加する。このようにすると、強誘電体キャパシタＣ０はヒステリシス曲線５０の軌跡を描いて、点５２に分極値が書き込まれる。尚、書き込みパルス電圧を印加した後に、ワード線ＷＬはロー電位にされる。
【０００９】
この書き込み動作により、データ“０”の場合には、強誘電体キャパシタＣ０に正の分極値（点５１）が記憶され且つ強誘電体キャパシタＣ１に負の分極値（点５２）が記憶される一方、データ“１”の場合には、強誘電体キャパシタＣ０に負の分極値（点５２）が記憶され且つ強誘電体キャパシタＣ１に正の分極値（点５１）が記憶されるというように、２つの強誘電体キャパシタＣ０，Ｃ１には相補的に分極値が書き込まれる。
【００１０】
＜データの読み出し動作＞
メモリセルからデータを読み出す場合には、ビット線ＢＬ０，ＢＬ１をロー電位にプリチャージした後、ワード線ＷＬにハイ電圧を印加してパストランジスタＱ０，Ｑ１をオンにした状態で、プレート線ＣＰにハイ電圧を印加する。このようにすると、点５１の分極状態にあった強誘電体キャパシタは、図２４における軌跡５３を描いて、点５４の分極状態に達する。一方、点５２の分極状態にあった強誘電体キャパシタは、図２５における軌跡５５を描いて、点５６の分極状態に達する。
【００１１】
初期の分極状態５１，５２と新たな分極状態５４，５６との差に相当する電荷が、ビット線ＢＬ０，ＢＬ１のビット線容量ＣＢＬ０，ＣＢＬ１に発生する。この電荷がビット線容量ＣＢＬ０，ＣＢＬ１により電圧変換されたビット線電位をクロスカップルドインバータＩＮＶ０，ＩＮＶ１よりなるセンスアンプにより増幅して出力する。すなわち、強誘電体キャパシタＣ０，Ｃ１に記憶された分極状態が点５１，点５２であった場合、ビット線ＢＬ０に発生する電荷（点５４−点５１）はビット線ＢＬ１に発生する電荷（点５６−点５２）よりも小さいので、ビット線ＢＬ０はロー電位を出力する。一方、強誘電体キャパシタＣ０，Ｃ１に記憶された分極状態が点５２，点５１であった場合、ビット線ＢＬ０に発生する電荷（点５６−点５２）はビット線ＢＬ１に発生する電荷（点５４−点５１）よりも大きいので、ビット線ＢＬ０はハイ電位を出力する。
【００１２】
前者のように記憶された分極状態はデータ“０”に相当するので、ビット線ＢＬ０のロー電位出力をデータ“０”と判定し、後者のように記憶された分極状態はデータ“１”に相当するので、ビット線ＢＬ０のハイ電位出力をデータ“１”と判定することにより、データの読み出しが正しく行われる。
【００１３】
データの読み出し後に、プレート線ＣＰはロー電位に復帰される。このとき、２つの強誘電体キャパシタＣ０，Ｃ１の分極は、図２４における軌跡５７又は図２５における軌跡５５を描いて、点５１又は点５９に達する。
【００１４】
読み出し動作の開始前には分極値が相補的に記憶されていたが、読み出し動作により同一極性の分極状態になる破壊方式の読出し動作となっている。
【００１５】
従って、前述の書き込み動作を再び行なうことにより、強誘電体キャパシタＣ０，Ｃ１を読み出し動作開始前の相補的な分極状態に復帰させて、読み出し動作は完了する。
【００１６】
【発明が解決しようとする課題】
ところが、メモリセルを構成する強誘電体キャパシタに分極を記憶させた状態で高温下に放置すると、分極状態が焼き付いてしまい、分極反転し難くなるという問題がある。これはインプリントと称され、インプリントした強誘電体キャパシタにおいては、ヒステリシス特性が電圧軸方向にシフトして、データ読み出し動作における発生電荷量が減少するので、動作マージンが減少するという問題がある。以下、この問題について詳細に説明する。
【００１７】
前述したように、従来の半導体記憶装置においては、２つの強誘電体キャパシタＣ０，Ｃ１は相補的に分極値を記憶しており、図２６(a) は正の分極値（点５１）に記憶した場合を示し、図２６(b) は負の分極値（点５２）に記憶した場合を示している。２つの強誘電体キャパシタＣ０，Ｃ１は、初期状態では破線で示すヒステリシス曲線６０を有し、両者が一致した特性を示している。これを、高温下（例えば８５℃）で長時間（例えば１００時間）放置すると、ヒステリシス曲線６０は電圧軸方向にシフトする。シフトする方向は記憶されていた分極に依存しており、図２６(a) に示す場合には、正の分極値（点５１）であるから負電圧方向にシフトしてヒステリシス曲線６１となり、また、図２６(b) に示す場合には、負の分極値（点５２）であるから正電圧方向にシフトしてヒステリシス曲線６２となる。
【００１８】
その後、半導体記憶装置を通常の動作温度（例えば２７℃）に戻しても、ヒステリシス曲線がシフトしてしまった強誘電体キャパシタは、もはや初期のヒステリシス曲線６０に復帰することなく、シフトしたヒステリシス曲線６１，６２のままである。
【００１９】
データの読み出し動作を行なったときに描く軌跡は初期状態から変化しており、図２６(a) の場合には発生する電荷は（点６３−点５１）となり、図２６(b) の場合には発生する電荷は（点６４−点５２）となる。負の分極値を記憶していた図２６(b) の場合には、発生電荷量は破線で示した初期状態よりも減少することが分かる。これは、ビット線ＢＬ０，ＢＬ１の電位差を減少させ、クロスカップルドインバータＩＮＶ０，ＩＮＶ１よりなるセンスアンプの増幅及び出力の動作マージンを低下させてしまう。
【００２０】
また、インプリントした強誘電体キャパシタにおいては、データのデータ書き換え動作にも問題が発生する。すなわち、図２６(a) における分極値（点５１）及び図２６(b) における分極値（点５２）を逆極性に書き換えた場合、分極値は図２６(a) における点６５及び図２６(b) における点６６となる。このように、２つの強誘電体キャパシタＣ０，Ｃ１の分極値の差（点６６−点６５）は、初期状態における分極値の差（点５１−点５２）に比べて小さくなっており、データ保持特性（リテンション特性）は低下してしまう。
【００２１】
前記に鑑み、本発明は、データを分極値として記憶している強誘電体キャパシタの両電極に読み出し電圧を印加して分極値を読み出す際の動作マージンの増加を図ることを目的とする。
【００２２】
【課題を解決するための手段】
前記の目的を達成するため、本発明に係る半導体記憶装置は、データを分極値として記憶する第１の強誘電体キャパシタをそれぞれ有する複数のメモリセルと、複数のメモリセルのうちデータの読み出し対象となるメモリセルを構成する第１の強誘電体キャパシタの両電極間に第１の読み出し電圧を印加する第１の電圧印加手段と、第１の強誘電体キャパシタの両電極間に第１の読み出し電圧が印加されたときの第１の強誘電体キャパシタの分極値を検出することにより、第１の強誘電体キャパシタに記憶されているデータを読み出す読み出し手段とを備え、第１の強誘電体キャパシタのヒステリシス曲線は、第１の読み出し電圧の極性と逆の電圧側にシフトしている。
【００２３】
本発明に係る半導体記憶装置によると、第１の強誘電体キャパシタのヒステリシス曲線は、第１の読み出し電圧の極性と逆の電圧側に予めシフトしているため、第１の読み出し電圧を印加した後においてはヒステリシス曲線はシフトしない。この場合、ヒステリシス曲線は第１の読み出し電圧の極性と逆の電圧側にシフトしているため、データを読み出す際のマージンが増加する。
【００２４】
本発明に係る半導体記憶装置において、データは相補データであり、複数のメモリセルのそれぞれは、相補データを記憶する一対の第１の強誘電体キャパシタを有していてもよい。
【００２５】
このようにすると、半導体記憶装置が、メモリセルが相補データを記憶する一対の第１の強誘電体キャパシタを有する、いわゆる２Ｔ２Ｃ型の半導体記憶装置である場合においても、データを読み出す際のマージンが増加する。
【００２６】
この場合、一対の第１の強誘電体キャパシタに同一の分極値を書き込む手段を備えていることが好ましい。
【００２７】
このようにすると、メモリセルが相補データを記憶する一対の第１の強誘電体キャパシタを有する、いわゆる２Ｔ２Ｃ型の半導体記憶装置に対して、製造工程においては、一対の第１の強誘電体キャパシタに同一のデータを書き込むことができる。
【００２８】
本発明に係る半導体記憶装置において、データは二値データであり、複数のメモリセルのそれぞれは、二値データを記憶する１つの第１の強誘電体キャパシタを有し、二値データを分極値として記憶する第２の強誘電体キャパシタを有するリファレンスセルと、第２の強誘電体キャパシタの両電極間に第２の読み出し電圧を印加する第２の電圧印加手段とをさらに備え、読み出し手段は、第１の強誘電体キャパシタの両電極間に第１の読み出し電圧が印加されたときの第１の強誘電体キャパシタの分極値と、第２の強誘電体キャパシタの両電極間に第２の読み出し電圧が印加されたときの第２の強誘電体キャパシタの分極値とを比較して、第１の強誘電体キャパシタに記憶されている二値データを読み出し、第２の強誘電体キャパシタのヒステリシス曲線は、第２の読み出し電圧の極性と逆の電圧側にシフトしていることが好ましい。
【００２９】
このようにすると、半導体記憶装置が、保存するデータを記憶するためのメモリセルのほかに、リファレンスデータを記憶するリファレンスセルを有する、いわゆる１Ｔ１Ｃ型の半導体記憶装置である場合においても、データを読み出す際のマージンが増加する。
【００３０】
この場合、リファレンスセルは、相補データの一方と対応する分極値を記憶する第２の強誘電体キャパシタを有する第１のリファレンスセルと、相補データの他方と対応する分極値を記憶する第２の強誘電体キャパシタを有する第２のリファレンスセルとからなり、第１の強誘電体キャパシタ及び第２の強誘電体キャパシタに同一の分極値を書き込む手段をさらに備えていることが好ましい。
【００３１】
このようにすると、相補データの一方を記憶する第１のリファレンスセルと、相補データの他方を記憶する第２のリファレンスセルとを有する半導体記憶装置においても、製造工程において、第１のリファレンスセルを構成する第２の強誘電体キャパシタ及び第２のリファレンスセルを構成する第２の強誘電体強誘電体キャパシタに同一のデータを書き込むことができる。
【００３２】
本発明に係る第１の半導体記憶装置の製造方法は、データを分極値として記憶する強誘電体キャパシタをそれぞれ有する複数のメモリセルと、複数のメモリセルのうちデータの読み出し対象となるメモリセルを構成する強誘電体キャパシタの両電極間に読み出し電圧を印加して強誘電体キャパシタの分極値を検出することにより、強誘電体キャパシタに記憶されているデータを読み出す読み出し手段とを備える半導体記憶装置を製造する方法を対象とし、強誘電体キャパシタに、読み出し電圧と同じ極性である第１の電圧の絶対値が読み出し電圧と異なる極性である第２の電圧の絶対値よりも大きいＡＣ電圧を複数回印加する工程を備えていることを特徴とする。
【００３３】
第１の半導体記憶装置の製造方法によると、強誘電体キャパシタに、読み出し電圧と同じ極性である第１の電圧の絶対値が読み出し電圧と異なる極性である第２の電圧の絶対値よりも大きいＡＣ電圧を複数回印加する工程を備えているため、強誘電体キャパシタのヒステリシス曲線を、読み出し電圧の極性と逆の電圧側に確実にシフトさせることができる。この場合、前述のＡＣ電圧を複数回印加するため、ヒステリシス曲線の小さなシフト量においても半導体記憶装置の信頼性が極めて高くなる。
【００３４】
本発明に係る第２の半導体記憶装置の製造方法は、相補データを分極値として記憶する一対の強誘電体キャパシタをそれぞれ有する複数のメモリセルと、複数のメモリセルのうちデータの読み出しの対象となるメモリセルを構成する一対の強誘電体キャパシタの両電極間に読み出し電圧を印加する電圧印加手段と、一対の強誘電体キャパシタの両電極間に読み出し電圧が印加されたときの一対の強誘電体キャパシタの分極値を検出することにより、一対の強誘電体キャパシタに記憶されている相補データを読み出す読み出し手段とを備える半導体記憶装置を製造する方法を対象とし、一対の強誘電体キャパシタに同一の分極値を書き込んだ後、同一の分極値が書き込まれた一対の強誘電体キャパシタを加熱することにより、一対の強誘電体キャパシタの各ヒステリシス曲線を、読み出し電圧の極性と逆の電圧側にシフトさせる工程を備えていることを特徴とする。
【００３５】
第２の半導体記憶装置の製造方法によると、一対の強誘電体キャパシタに同一の分極値を書き込んだ後、該一対の強誘電体キャパシタを加熱することにより、該一対の強誘電体キャパシタのヒステリシス曲線を、読み出し電圧の極性と逆の電圧側にシフトさせる工程を備えているため、メモリセルが相補データを記憶する一対の強誘電体キャパシタを有する、いわゆる２Ｔ２Ｃ型の半導体記憶装置を製造する工程において、一対の強誘電体キャパシタのヒステリシス曲線を読み出し電圧の極性と逆の電圧側に確実にシフトさせることができる。
【００３６】
第２の半導体記憶装置の製造方法において、一対の強誘電体キャパシタに同一の分極値を書き込む工程は、通常の動作時において一対の強誘電体キャパシタの両電極間に印加される電圧よりも高い書き込み電圧を印加する工程を含むことが好ましい。
【００３７】
このようにすると、製造工程において形成されるヒステリシス曲線のシフト量を、通常の動作時において生じるヒステリシス曲線のシフト量よりも大きくすることができる。また、ヒステリシス曲線が既にシフトしている強誘電体キャパシタにおいては、通常動作時において読み出し電圧が印加されても、ヒステリシス曲線の初期状態への復帰傾向は小さくなるので、半導体記憶装置の動作が安定する。
【００３８】
第２の半導体記憶装置の製造方法において、一対の強誘電体キャパシタを加熱する工程は、通常の動作時において一対の強誘電体キャパシタが達する温度よりも高い温度で行なわれることが好ましい。
【００３９】
このようにすると、製造工程において形成されるヒステリシス曲線のシフト量を、通常の動作時において生じるヒステリシス曲線のシフト量よりも大きくすることができる。また、ヒステリシス曲線が既にシフトしている強誘電体キャパシタにおいては、通常動作時において読み出し電圧が印加されても、ヒステリシス曲線の初期状態への復帰傾向は小さくなるので、半導体記憶装置の動作が安定する。
【００４０】
本発明に係る第３の半導体記憶装置の製造方法は、二値データを分極値として記憶する第１の強誘電体キャパシタをそれぞれ有する複数のメモリセルと、複数のメモリセルのうちデータの読み出し対象となるメモリセルを構成する第１の強誘電体キャパシタの両電極間に第１の読み出し電圧を印加する第１の電圧印加手段と、二値データを分極値として記憶する第２の強誘電体キャパシタを有するリファレンスセルと、第２の強誘電体キャパシタの両電極間に第２の読み出し電圧を印加する第２の電圧印加手段と、第１の強誘電体キャパシタの両電極間に第１の読み出し電圧が印加されたときの第１の強誘電体キャパシタの分極値と、第２の強誘電体キャパシタの両電極間に第２の読み出し電圧が印加されたときの第２の強誘電体キャパシタの分極値とを比較して、第１の強誘電体キャパシタに記憶されている二値データを読み出す読み出し手段とを備える半導体記憶装置を製造する方法を対象とし、第１の強誘電体キャパシタ及び第２の強誘電体キャパシタに同一の分極値を書き込んだ後、同一の分極値が書き込まれた第１及び第２の強誘電体キャパシタを加熱することにより、第１の強誘電体キャパシタのヒステリシス曲線を第１の読み出し電圧の極性と逆の電圧側にシフトさせると共に、第２の強誘電体キャパシタのヒステリシス曲線を第２の読み出し電圧の極性と逆の電圧側にシフトさせる工程を備えていることを特徴とする。
【００４１】
第３の半導体記憶装置の製造方法によると、第１の強誘電体キャパシタ及び第２の強誘電体キャパシタに同一の分極値を書き込んだ後、該第１及び第２の強誘電体キャパシタを加熱することにより、該第１及び第２の強誘電体キャパシタのヒステリシス曲線を、読み出し電圧の極性と逆の電圧側にシフトさせる工程を備えているため、保存するデータを記憶するためのメモリセルのほかに、リファレンスデータを記憶するリファレンスセルを有する、いわゆる１Ｔ１Ｃ型の半導体記憶装置を製造する工程において、第１及び第２の強誘電体キャパシタのヒステリシス曲線を読み出し電圧の極性と逆の電圧側に確実にシフトさせることができる。
【００４２】
第３の半導体記憶装置の製造方法において、第１及び第２の強誘電体キャパシタに同一の分極値を書き込む工程は、通常の動作時において第１及び第２の強誘電体キャパシタの両電極間に印加される電圧よりも高い書き込み電圧を印加する工程を含むことが好ましい。
【００４３】
このようにすると、製造工程において形成されるヒステリシス曲線のシフト量を、通常の動作時において生じるヒステリシス曲線のシフト量よりも大きくすることができる。また、ヒステリシス曲線が既にシフトしている第１及び第２の強誘電体キャパシタにおいては、通常動作時において読み出し電圧が印加されても、ヒステリシス曲線の初期状態への復帰傾向は小さくなるので、半導体記憶装置の動作が安定する。
【００４４】
第３の半導体記憶装置の製造方法において、第１及び第２の強誘電体キャパシタを加熱する工程は、通常の動作時において第１及び第２の強誘電体キャパシタが達する温度よりも高い温度で行なわれることが好ましい。
【００４５】
このようにすると、製造工程において形成されるヒステリシス曲線のシフト量を、通常の動作時において生じるヒステリシス曲線のシフト量よりも大きくすることができる。また、ヒステリシス曲線が既にシフトしている第１及び第２の強誘電体キャパシタにおいては、通常動作時において読み出し電圧が印加されても、ヒステリシス曲線の初期状態への復帰傾向は小さくなるので、半導体記憶装置の動作が安定する。
【００４６】
本発明に係る半導体記憶装置の駆動方法は、二値データを分極値として記憶する強誘電体キャパシタをそれぞれ有する複数のメモリセルと、複数のメモリセルのうちデータの読み出し対象となるメモリセルを構成する強誘電体キャパシタの両電極間に読み出し電圧を印加する電圧印加手段と、強誘電体キャパシタの両電極間に読み出し電圧が印加されたときの強誘電体キャパシタの分極値を検出することにより、強誘電体キャパシタに記憶されているデータを読み出す読み出し手段とを備え、強誘電体キャパシタのヒステリシス曲線は、読み出し電圧の極性と逆の電圧側にシフトしている半導体記憶装置を駆動する方法を対象とし、二値データの一方を記憶するときの強誘電体キャパシタの分極の第１の絶対値と、二値データの他方を記憶するときの強誘電体キャパシタの分極の第２の絶対値とが異なるように、強誘電体キャパシタの両電極に書き込み電圧を印加する工程を備えていることを特徴とする。
【００４７】
本発明に係る半導体記憶装置の駆動方法によると、二値データを書き込む際に分極が反転するドメインを低減できるため、強誘電体膜の疲労劣化を抑制できるので、半導体記憶装置の信頼性を向上させることができる。
【００４８】
本発明に係る半導体記憶装置の駆動方法において、第１の絶対値及び第２の絶対値のうち大きい方と対応する書き込み電圧の極性と読み出し電圧の極性とは互いに等しいことが好ましい。
【００４９】
このようにすると、強誘電体キャパシタが高温下に置かれた場合、第１の絶対値及び第２の絶対値のうち大きい方の強誘電体キャパシタのヒステリシス曲線は読み出し電圧の極性と逆方向（以下、Ａ方向と称する）に大きくシフトし、第１の絶対値及び第２の絶対値のうち小さい方の強誘電体キャパシタのヒステリシス曲線は読み出し電圧の極性と同方向（以下、Ｂ方向と称する）に小さくシフトする。ヒステリシス曲線のＡ方向のシフトは読み出し電荷量をほとんど変化させないので、大きくシフトしても問題ない。また、ヒステリシス曲線のＢ方向のシフトは読み出し電荷量を敏感に変化させるが、シフト量が小さいので特に問題はない。従って、高温下における強誘電体キャパシタのヒステリシス曲線の変化が読み出し電荷量の変化に与える影響を抑制できるため、半導体記憶装置の動作が安定する。尚、本構成とは逆に、第１の絶対値及び第２の絶対値のうち小さい方と対応する書き込み電圧の極性と読み出し電圧の極性とを等しくすると、強誘電体キャパシタが高温下に置かれた場合、ヒステリシス曲線の変化が読み出し電荷量の変化に大きく影響を与えるため、動作マージンの低下がもたらされてしまう。
【００５０】
本発明に係る半導体記憶装置の駆動方法において、第１の絶対値及び第２の絶対値のうち小さい方の値は、ほぼ零であることが好ましい。
【００５１】
このようにすると、第１の絶対値及び第２の絶対値のうちの小さい方、つまりほぼ零である分極値を記憶している強誘電体キャパシタが高温下に置かれても、ヒステリシス曲線はシフトしないため、半導体記憶装置の動作が安定する。
【００５２】
本発明に係る半導体記憶装置の駆動方法において、強誘電体キャパシタの分極が第１の絶対値となる第１の書き込み電圧と、強誘電体キャパシタの分極が第２の絶対値となる第２の書き込み電圧とは、異なる電圧源から供給されることが好ましい。
【００５３】
このようにすると、二値データの一方を書き込むときの電圧と二値データの他方を書き込むときの電圧とを異ならせることができるため、二値データの書き込み動作が容易になる。
【００５４】
本発明に係る半導体記憶装置の駆動方法において、読み出し電圧は、強誘電体キャパシタの抗電圧以下であることが好ましい。
【００５５】
このようにすると、データの読み出し動作の前と後とで分極が反転しないため、記憶されていた分極が読み出し動作後も維持されるので、いわゆる非破壊方式の読み出し動作が可能になる。このため、データの読み出し動作後にデータの再書き込み動作を行なう必要がないので、読み出し速度の高速化を図ることができる。また、分極の反転に伴う強誘電体膜の疲労劣化を抑制できるため、読み出し可能回数を著しく増加させることが可能になる。
【００５６】
【発明の実施の形態】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体記憶装置及びその駆動方法について、図１〜図８を参照しながら説明する。
【００５７】
図１、図２及び図３は、第１の実施形態に係る半導体記憶装置におけるメモリセル及びその周辺回路を示しており、図１は強誘電体キャパシタに同一分極値を書き込む際のスイッチの切り替え状態を示し、図２は強誘電体キャパシタにデータを書き込む際のスイッチの切り替え状態を示し、図３は強誘電体キャパシタからデータを読み出す際のスイッチの切り替え状態を示している。
【００５８】
図１、図２及び図３に示すように、メモリセルは、２つの強誘電体キャパシタＣ０、Ｃ１と２つのパストランジスタＱ０、Ｑ１とを有しており、いわゆる２Ｔ２Ｃ型のメモリセルである。強誘電体キャパシタＣ０の第１の電極はパストランジスタＱ０のソースに接続され、強誘電体キャパシタＣ１の第１の電極はパストランジスタＱ１のソースに接続され、強誘電体キャパシタＣ０、Ｃ１の第２の電極はセルプレート線ＣＰに共通に接続されている。パストランジスタＱ０のドレインはビット線ＢＬ０に接続され、パストランジスタＱ１のドレインはビット線ＢＬ１に接続され、ビット線ＢＬ０のビット線容量はＣＢＬ０で表わされ、ビット線ＢＬ１のビット線容量はＣＢＬ１で表わされている。尚、ビット線容量ＣＢＬ０とビット線容量ＣＢＬ１とは互いに等しい。パストランジスタＱ０のゲート及びパストランジスタＱ１のゲートはワード線ＷＬに共通に接続されている。
【００５９】
ビット線ＢＬ０、ＢＬ１の各一端部はスイッチＳＷ１１に接続されており、スイッチＳＷ１１の一方の端子はインバータＩＮＶ０及びインバータＩＮＶ１よりなるセンスアンプに接続されていると共に、スイッチＳＷ１１の他方の端子はアンドゲートＡＮＤ０及びアンドゲートＡＮＤ１にそれぞれ接続されている。センスアンプを構成するインバータＩＮＶ０，ＩＮＶ１の電源供給線ＶＤＤにはスイッチＳＷ１２が接続されていると共に、センスアンプの出力はアンドゲートＡＮＤ０，ＡＮＤ１及びスイッチＳＷ１３に接続されている。
【００６０】
スイッチＳＷ１３の一方の端子は電源（ＶＤＤ）に接続されていると共に、スイッチの他方の端子はデータ入出力ポートとなっている。また、アンドゲートＡＮＤ０，ＡＮＤ１には書き込み起動信号ＰＤＷが接続され、アンドゲートＡＮＤ０，ＡＮＤ１の電源はＶＤＷである。
【００６１】
ワード線ＷＬには、ワード線起動信号ＰＷＬに対応してバッファＢＵＦ１からＶＰＰレベルのパルスが印加され、プレート線ＣＰにはプレート線起動信号ＰＣＰに対応してバッファＢＵＦ２からＶＤＤレベルのパルスが印加される。
【００６２】
スイッチＳＷ１１，ＳＷ１２，ＳＷ１３は、強誘電体キャパシタに対する動作に応じて切り替えられ、図１は２Ｔ２Ｃ型メモリセルを構成する２つの強誘電体キャパシタに同一分極値を書き込む際のスイッチ状態を示し、図２は２つの強誘電体キャパシタにデータを書き込む際のスイッチ状態を示し、図３は２つの強誘電体キャパシタからデータを読み出す際のスイッチ状態を示している。
【００６３】
＜同一分極値の書き込み工程＞
以下、拡散及び検査の工程を終えた半導体記憶装置における、２Ｔ２Ｃ型メモリセルを構成する２つの強誘電体キャパシタに同一の分極値を書き込む工程について説明する。同一の分極値の書き込みは、ビット線ＢＬ０，ＢＬ１をロー電位としておいてから、図１に示すスイッチ状態で、図４(a) に示す電圧パルスを印加する。
【００６４】
まず、ワード線起動信号ＰＷＬの印加により、バッファＢＵＦ１はワード線ＷＬに正電圧のパルス（ＶＰＰレベル、例えば３．３Ｖ）を印加してパストランジスタＱ０，Ｑ１を導通状態にする。この状態で、プレート線起動信号ＰＣＰを印加して、バッファＢＵＦ２からプレート線ＣＰに正電圧のパルス（ＶＤＤレベル、例えば１．８Ｖ）を出力する。このようにすると、２つの強誘電体キャパシタＣ０，Ｃ１にはプレート線ＣＰから電圧ＶＤＤが印加された後に除去されるため、２つの強誘電体キャパシタＣ０，Ｃ１にはプレート線ＣＰにより上向きの分極が書き込まれる。
【００６５】
図５は、強誘電体キャパシタＣ０，Ｃ１の分極のヒステリシス特性を示しており、図５においては、プレート線ＣＰに正電圧のパルスを印加する場合に、電圧軸の方向を正とすると共に分極の方向が上向きを正にしている。図４(a) に示すパルスを印加すると、強誘電体キャパシタＣ０，Ｃ１の分極値は点１０に位置する。
【００６６】
この同一分極値の書き込み工程を、半導体記憶装置におけるすべてのメモリセルの強誘電体キャパシタに対して行なって、すべての強誘電体キャパシタに正の分極値を書き込む。この時点における２つの強誘電体キャパシタＣ０，Ｃ１の分極ヒステリシス曲線は、図５の破線１１で示すように原点に対して対称である。
【００６７】
＜高温保存工程＞
以下、同一分極値の書き込み工程が終了した半導体記憶装置に対して行なう高温保存工程について説明する。
【００６８】
すなわち、半導体記憶装置の動作温度仕様（例えば、−２０〜＋８５℃）よりも高温（例えば、１５０℃）の炉に半導体記憶装置を投入し、この状態で長時間（例えば、１０時間）保存する。全ての強誘電体キャパシタは正の分極状態であるから、ヒステリシス曲線は図５の実線１２のように負電圧方向にシフトする。
【００６９】
半導体記憶装置は、前記の同一分極値の書き込み工程及び高温保存工程を施されて、すべての強誘電体キャパシタのヒステリシス曲線が負電圧方向にシフトされた状態で出荷される。
【００７０】
＜データの書き込み動作＞
以下、データの書き込み動作について説明する。データの書き込み動作は、すべての強誘電体キャパシタのヒステリシス曲線が負電圧方向にシフトされた半導体記憶装置に対して行なわれる。データの書き込み動作においては、図２に示すスイッチ状態で、図４(b) に示す電圧パルスを印加する。
【００７１】
まず、ワード線起動信号ＰＷＬの印加により、バッファＢＵＦ１はワード線ＷＬに正電圧のパルス（ＶＰＰレベル、例えば３．３Ｖ）を印加してパストランジスタＱ０，Ｑ１を導通状態にする。この状態で、プレート線起動信号ＰＣＰを印加して、バッファＢＵＦ２からプレート線ＣＰに正電圧のパルス（ＶＤＤレベル、例えば１．８Ｖ）を出力する。
【００７２】
次に、書き込みデータが“０”である場合には、図４(b) において実線で示すように、データ入出力ポートＤＬ０にロー電圧を印加し且つデータ入出力ポートＤＬ１にハイ電圧を印加する一方、書き込みデータが“１”である場合には、図４(b) において破線で示すように、データ入出力ポートＤＬ０にハイ電圧を印加し且つデータ入出力ポートＤＬ１にロー電圧を印加した状態で、アンドゲートＡＮＤ０又はアンドゲートＡＮＤ１に書き込み起動信号ＰＤＷを印加する。ハイ電圧が印加されたデータ入出力ポートＤＬ０，ＤＬ１に接続されたアンドゲートＡＮＤ０又はＡＮＤ１は、書き込み起動信号ＰＤＷに同期して正電圧のパルス（ＶＤＷレベル、例えば１．０Ｖ）をビット線ＢＬ０又はＢＬ１に出力する。
【００７３】
以上の書き込み動作においては、プレート線ＣＰに正電圧を印加する場合は強誘電体キャパシタの分極が飽和するような電圧（ＶＤＤ＝１．８Ｖ）を印加し、ビット線ＢＬ０又はＢＬ１に正電圧を印加する場合は強誘電体キャパシタの分極が零となるような電圧（ＶＤＷ＝１．０Ｖ）を選ぶ。すなわち、データ“０”を書き込む場合には、強誘電体キャパシタＣ０，Ｃ１の分極は、図６に示す分極ヒステリシス曲線１３上の点１０及び点１４に位置し、データ“１”を書き込む場合には、強誘電体キャパシタＣ０，Ｃ１の分極は、図６に示す分極ヒステリシス曲線１３上の点１４及び点１０に位置する。このようにして、２つの強誘電体キャパシタＣ０，Ｃ１には、正の分極値と零の分極値とが相補的に書き込まれる。
【００７４】
＜データの読み出し動作＞
以下、データの読み出し動作について説明する。データの読み出し動作は、予めビット線ＢＬ０，ＢＬ１をロー電位にプリチャージしておいてから、図３に示すスイッチ状態で、図４(c) に示す電圧パルスを印加する。
【００７５】
まず、ワード線起動信号ＰＷＬの印加により、バッファＢＵＦ１はワード線ＷＬに正電圧のパルス（ＶＰＰレベル、例えば３．３Ｖ）を印加してパストランジスタＱ０，Ｑ１を導通状態にする。この状態で、プレート線起動信号ＰＣＰを印加して、バッファＢＵＦ２からプレート線ＣＰに正電圧のパルス（ＶＤＤレベル、例えば１．８Ｖ）を出力する。このようにすると、分極が点１０にあった強誘電体キャパシタＣ０，Ｃ１の分極位置は図７(a) に示す軌跡１５を描いて点１６に達する。一方、分極が点１４にあった強誘電体キャパシタＣ０，Ｃ１の分極位置は図７(b) に示す軌跡１７を描いて点１８に達する。
【００７６】
初期の分極状態の点１０と新たな分極状態の点１６との差及び初期の分極状態の点１４と新たな分極状態の点１８との差に相当する電荷が、ビット線ＢＬ０のビット線容量ＣＢＬ０及びビット線ＢＬ１のビット線容量ＣＢＬ１に発生する。この電荷がビット線容量ＣＢＬ０，ＣＢＬ１により電圧変換されたビット線電位をクロスカップルドインバータＩＮＶ０，ＩＮＶ１よりなるセンスアンプによりデータ入出力ポートＤＬ０，ＤＬ１に増幅して出力する。
【００７７】
すなわち、強誘電体キャパシタＣ０，Ｃ１に記憶された分極の位置が点１０及び点１４にあった場合、ビット線ＢＬ０に発生する電荷（点１６−点１０）はビット線ＢＬ１に発生する電荷（点１８−点１４）よりも小さいので、ビット線ＢＬ０はロー電位を出力する。一方、強誘電体キャパシタＣ０，Ｃ１に記憶された分極の位置が点１４及び点１０にあった場合、ビット線ＢＬ０に発生する電荷（点１８−点１４）はビット線ＢＬ１に発生する電荷（点１６−点１０）よりも大きいので、ビット線ＢＬ０はハイ電位を出力する。
【００７８】
前者のように記憶された分極状態はデータ“０”に相当するので、ビット線ＢＬ０からのロー電位の出力をデータ“０”と判定し、後者のように記憶された分極状態はデータ“１”に相当するので、ビット線ＢＬ０からのハイ電位の出力をデータ“１”と判定することにより、データ読み出しが正しく行われる。
【００７９】
データの読み出し後に、プレート線ＣＰはロー電位に復帰される。このとき、２つの強誘電体キャパシタＣ０，Ｃ１の分極は、図７(a) における軌跡１３又は図７(b) における軌跡１９を描いて、点１０又は点２０に達する。
【００８０】
以上の動作により、データの読み出し動作の開始前には分極値が相補的に記憶されていたが、データの読み出し動作により同一極性の分極状態になる破壊読出し動作となっている。
【００８１】
従って、図４(c) において矢印で示したＳＷ切り替えタイミングでスイッチＳＷ１２を右側に切り替えて、アンドゲートＡＮＤ０とビット線ＢＬ０とを接続すると共にアンドゲートＡＮＤ１とビット線ＢＬ１とを接続して、プレート線起動信号ＰＣＰ及び書き込み起動信号ＰＤＷを印加する。このとき、センスアンプは読み出されたデータをラッチしているため、前述のデータ書き込み動作と同様の動作を行なうことにより、データは強誘電体キャパシタに再度書き込まれるので、読み出し動作開始前の相補的な分極状態に復帰し、読み出し動作は完了する。
【００８２】
ところで、第１の実施形態においては、同一分極値の書き込み工程においてバッファＢＵＦ２からプレート線ＣＰに出力する正電圧パルスをＶＤＤレベル（例えば１．８Ｖ）としたが、定格電圧内において、より大きな電圧値のパルスを印加する方が好ましい。より大きな電圧を印加すると、次工程である高温保存工程の時間を短縮することができる。
【００８３】
また、第１の実施形態においては、同一分極値の書き込み工程の後に行なわれる高温保存工程によりヒステリシスをシフトさせた。図８(a) は通常の動作時において半導体記憶装置ひいては強誘電体キャパシタＣ０，Ｃ１が到達する温度（動作温度仕様）の上限よりも高い温度である１５０℃における高温保存時間とヒステリシスの電圧シフトとの関係を示している。
【００８４】
これに代えて、半導体記憶装置の動作温度仕様の上限値又はこれよりも高い温度に設定された炉に半導体記憶装置を投入し、強誘電体キャパシタＣ０，Ｃ１にＡＣ電圧を複数回印加してもよい。この場合、ＡＣ電圧は非対称な波形とし、読み出し工程で強誘電体キャパシタＣ０，Ｃ１に印加される電圧と同じ極性の電圧の絶対値が、強誘電体キャパシタＣ０，Ｃ１に印加される電圧と異なる極性の電圧の絶対値よりも大きくする。具体的には、前述したデータ“０”及びデータ“１”の書き込み動作を繰り返し行なうことにより、相補セルを構成する両方の強誘電体キャパシタＣ０，Ｃ１に非対称なＡＣ電圧が印加される。図８(b) は、動作温度仕様の上限値である８５℃における、＋１．８Ｖ及び−１．２ＶのＡＣ電圧パルスの印加回数とヒステリシスの電圧シフトとの関係を示している。
【００８５】
同一分極値の書き込み工程の後において、高温保存によりヒステリシスをシフトさせたメモリチップと、非対称なＡＣ電圧パルスを印加したメモリチップとにおける高温保存特性を調べたところ、両者のヒステリシスシフト電圧値が同じであっても、高温保存方式よりも非対称ＡＣ電圧パルス方式の方が、優れた高温保存特性を示した。例えば、データが記録された２Ｋビットのメモリセルを１２５℃の環境下で放置した後にデータが正しく読み出せるか否かを確認したところ、非対称ＡＣ電圧パルス方式の場合のエラービット数は高温保存方式の場合のエラービット数の１／１０以下であった。尚、高温保存方式によりヒステリシスシフトを行なったメモリチップは、ヒステリシスをシフトさせていないメモリチップに比べて、高温保存特性が改善できたことは当然である。
【００８６】
さらに、非対称ＡＣ電圧パルス方式の場合に、それぞれの極性パルスを印加する時間を変え、低電圧パルスの印加時間を長くすると、ヒステリシス曲線は正方向にシフトする。このような正のシフト方向においてでも、前述と同様に信頼性の改善が確認できた。従って、非対称ＡＣ電圧パルス方式はヒステリシス曲線のシフト量又はシフト方向に拘わらず信頼性改善に効果がある。
【００８７】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体記憶装置及びその駆動方法について、図９〜図１７を参照しながら説明する。
【００８８】
図９、図１０及び図１１は、第２の実施形態に係る半導体記憶装置におけるメモリセル及びその周辺回路を示しており、図９は強誘電体キャパシタに同一分極値を書き込む際のスイッチの切り替え状態を示し、図１０は強誘電体キャパシタにデータを書き込む際のスイッチの切り替え状態を示し、図１１は強誘電体キャパシタからデータを読み出す際のスイッチの切り替え状態を示している。
【００８９】
図９、図１０及び図１１に示すように、複数のメモリセルがワード線方向及びビット線方向にマトリックス状に配置されており、第１のメモリセルは、強誘電体キャパシタＣ００，Ｃ０１とパストランジスタＱ００，Ｑ０１とを有する２Ｔ２Ｃ型のメモリセルであり、第２のメモリセルは、強誘電体キャパシタＣ１０，Ｃ１１とパストランジスタＱ１０，Ｑ１１とを有する２Ｔ２Ｃ型のメモリセルである。強誘電体キャパシタＣ００，Ｃ０１，Ｃ１０，Ｃ１１の第１の電極は対応するパストランジスタＱ００，Ｑ０１，Ｑ１０，Ｑ１１のソースにそれぞれ接続され、強誘電体キャパシタＣ００，Ｃ０１の第２の電極はセルプレート線ＣＰ０に共通に接続され、強誘電体キャパシタＣ１０，Ｃ１１の第２の電極はセルプレート線ＣＰ１に共通に接続されている。パストランジスタＱ００，Ｑ１０のドレインはサブビット線ＳＢＬ０に共通に接続され、パストランジスタＱ０１，Ｑ１１のドレインはサブビット線ＳＢＬ１に共通に接続されている。サブビット線ＳＢＬ０の一端にはゲイントランジスタＱＧ０のゲート及びリセットトランジスタＱＲ０のドレインが接続され、サブビット線ＳＢＬ１の一端にはゲイントランジスタＱＧ１のゲート及びリセットトランジスタＱＲ１のドレインが接続されている。ゲイントランジスタＱＧ０，ＱＧ１のドレインはビット線ＢＬ０，ＢＬ１に接続され、ゲイントランジスタＱＧ０，ＱＧ１のソースはリセット線ＲＳＴに接続され、リセットトランジスタＱＲ０，ＱＲ１のゲートは読み出しセル選択線ＲＥに接続され、リセットトランジスタＱＲ０，ＱＲ１のソースはリセット線ＲＳＴに接続されている。ビット線ＢＬ０，ＢＬ１の一端には、電源（ＶＤＤ）供給線との間にスイッチＳＷ２１が挿入されているインバータＩＮＶ０，ＩＮＶ１よりなるセンスアンプと、スイッチＳＷ２２とが接続されており、スイッチＳＷ２２によって接地電位（ＶＳＳ）又はデータ入出力ポートが選択できる。センスアンプの出力及び起動信号ＰＤＷＢはノアゲートＮＯＲ０，ＮＯＲ１に入力され、ノアゲートＮＯＲ０，ＮＯＲ１の電源はＶＤＷである。プレート線ＣＰ０，ＣＰ１を駆動するバッファＢＵＦ０２，ＢＵＦ１２の電源には、スイッチＳＷ２３及びＣＰ電圧供給線を介して、電源電圧ＶＤＤ又は読み出し電圧ＶＲＤが供給される。
【００９０】
＜同一分極値の書き込み工程＞
以下、拡散及び検査の工程を終えた半導体記憶装置における、２Ｔ２Ｃ型メモリセルを構成する２つの強誘電体キャパシタに同一の分極値を書き込む工程について説明する。同一の分極値の書き込みは、ビット線ＢＬ０，ＢＬ１をロー電位としておいてから、図９に示すスイッチ状態で、図１２に示す電圧パルスを印加する。
【００９１】
まず、ワード線起動信号ＰＷＬ０の印加により、バッファＢＵＦ０１はワード線ＷＬ０に正電圧のパルス（ＶＰＰレベル、例えば３．３Ｖ）を印加してパストランジスタＱ００，Ｑ０１を導通状態にする。この状態で、プレート線起動信号ＰＣＰ０を印加して、バッファＢＵＦ０２からプレート線ＣＰ０に正電圧のパルス（ＶＤＤレベル、例えば１．８Ｖ）を出力する。このようにすると、２つの強誘電体キャパシタＣ００，Ｃ０１にはプレート線ＣＰ０から電圧ＶＤＤが印加された後に除去されるため、２つの強誘電体キャパシタＣ００，Ｃ０１にはプレート線ＣＰ０により上向きの分極が書き込まれる。
【００９２】
図１５は、強誘電体キャパシタＣ００，Ｃ０１の分極のヒステリシス特性を示しており、図１５においては、プレート線ＣＰ０に正電圧のパルスを印加する場合に、電圧軸の方向を正とすると共に分極の方向が上向きを正にしている。図１２に示すパルスを印加すると、強誘電体キャパシタＣ００，Ｃ０１の分極値は点３０に位置する。
【００９３】
この同一分極値の書き込み工程を、半導体記憶装置におけるすべてのメモリセルの強誘電体キャパシタに対して行なって、すべての強誘電体キャパシタに正の分極値を書き込む。この時点における２つの強誘電体キャパシタＣ００，Ｃ０１及び２つの強誘電体キャパシタＣ１０，Ｃ１１の分極ヒステリシス曲線は、図１５の破線３１で示すように原点に対して対称である。
【００９４】
＜高温保存工程＞
以下、同一分極値の書き込み工程が終了した半導体記憶装置に対して行なう高温保存工程について説明する。
【００９５】
すなわち、半導体記憶装置の動作温度仕様（例えば、−２０〜＋８５℃）よりも高温（例えば、１５０℃）の炉に半導体記憶装置を投入し、この状態で長時間（例えば、１０時間）保存する。全ての強誘電体キャパシタは正の分極状態であるから、ヒステリシス曲線は、図１５の実線３２のように負電圧方向にシフトする。
【００９６】
半導体記憶装置は、前記の同一分極値の書き込み工程及び高温保存工程を施されて、すべての強誘電体キャパシタのヒステリシス曲線が負電圧方向にシフトされた状態で出荷される。
【００９７】
＜データの書き込み動作＞
以下、データの書き込み動作について説明する。データの書き込み動作は、すべての強誘電体キャパシタのヒステリシス曲線が負電圧方向にシフトされた半導体記憶装置に対して行なわれる。データの書き込み動作においては、図１０に示すスイッチ状態で、図１３に示す電圧パルスを印加する。
【００９８】
まず、ワード線起動信号ＰＷＬ０の印加により、バッファＢＵＦ０１はワード線ＷＬ０に正電圧のパルス（ＶＰＰレベル、例えば３．３Ｖ）を印加してパストランジスタＱ００，Ｑ０１を導通状態にする。この状態で、プレート線起動信号ＰＣＰ０を印加して、バッファＢＵＦ０２からプレート線ＣＰ０に正電圧のパルス（ＶＤＤレベル、例えば１．８Ｖ）を出力する。
【００９９】
次に、書き込みデータが“０”である場合には、図１３において破線で示すように、データ入出力ポートＤＬ０にロー電圧を印加し且つデータ入出力ポートＤＬ１にハイ電圧を印加する一方、書き込みデータが“１”である場合には、図１３において実線で示すように、データ入出力ポートＤＬ０にハイ電圧を印加し且つデータ入出力ポートＤＬ１にロー電圧を印加した状態で、ノアゲートＮＯＲ０又はノアゲートＮＯＲ１に書き込み起動信号ＰＤＷＢを印加する。ロー電圧が印加されたデータ入出力ポートＤＬ０，ＤＬ１に接続されたノアゲートＮＯＲ０又はＮＯＲ１は、書き込み起動信号ＰＤＷＢに同期して正電圧のパルス（ＶＤＷレベル、例えば１．０Ｖ）をリセット線ＲＳＴ０又はＲＳＴ１に出力する。
【０１００】
以上の書き込み動作においては、プレート線ＣＰ０に正電圧を印加する場合は強誘電体キャパシタの分極が飽和するような電圧（ＶＤＤ＝１．８Ｖ）を印加し、リセット線ＲＳＴ０又はＲＳＴ１に正電圧を印加する場合は強誘電体キャパシタの分極が零となるような電圧（ＶＤＷ＝１．０Ｖ）を選ぶ。すなわち、データ“０”を書き込む場合には、強誘電体キャパシタＣ００，Ｃ０１の分極は、図１６に示す分極ヒステリシス曲線３３上の点３４及び点３０に位置し、データ“１”を書き込む場合には、強誘電体キャパシタＣ００，Ｃ０１の分極は、分極ヒステリシス曲線３３上の点３０及び点３４に位置する。このようにして、２つの強誘電体キャパシタＣ００，Ｃ０１には、正の分極値と零の分極値とが相補的に書き込まれる。
【０１０１】
＜データの読み出し動作＞
以下、データの読み出し動作について説明する。データの読み出し動作は、予めビット線ＢＬ０，ＢＬ１をロー電位にプリチャージしておくと共に、書き込み起動信号ＰＤＷＢにハイ信号を入力してリセット線ＲＳＴ０，ＲＳＴ１をロー電位にしておいてから、図１１に示すスイッチ状態で、図１４に示す電圧パルスを印加する。
【０１０２】
まず、ワード線起動信号ＰＷＬ０の印加により、バッファＢＵＦ０１はワード線ＷＬ０に正電圧のパルス（ＶＰＰレベル、例えば３．３Ｖ）を印加してパストランジスタＱ００，Ｑ０１を導通状態にする。この状態で、ＲＥ線起動信号ＰＲＥの印加により、バッファＢＵＦＲは読み出しセル選択線ＲＥをロー電位にしてリセットトランジスタＱＲ０，ＱＲ１をオフにする。
【０１０３】
次に、プレート線起動信号ＰＣＰ０の印加により、バッファＢＵＦ０２はプレート線ＣＰ０に正電圧パルス（ＶＲＤレベル、例えば１．２Ｖ）を出力する。このようにすると、サブビット線ＳＢＬ０，ＳＢＬ１には強誘電体キャパシタＣ００，Ｃ０１の容量とゲイントランジスタＱＧ０，ＱＧ１のゲート容量とで容量分割された電位が発生する。この場合、記録されていた分極値が零である強誘電体キャパシタにかかる電圧が、強誘電体膜の抗電圧を超えないように、読み出し電圧ＶＲＤ値及びゲイントランジスタＱＧ０，ＱＧ１のゲート容量を設定しておく。このようにすると、分極が点３０にあった強誘電体キャパシタＣ００，Ｃ０１の分極位置は図１７(a) に示す軌跡３５を描いて点３６に達する。一方、分極が点３４にあった強誘電体キャパシタＣ００，Ｃ０１の分極位置は図１７(b) に示す軌跡３７を描いて点３８に達する。
【０１０４】
初期の分極状態の点３０と新たな分極状態の点３６との差及び初期の分極状態の点３４と新たな分極状態の点３８との差に相当する電荷が、サブビット線ＳＢＬ０，ＳＢＬ１の容量に発生する。この電荷がゲート容量により電圧変換された電位に応じて、ゲイントランジスタＱＧ０，ＱＧ１のドレイン・ソース間抵抗は変化する。この電位の変化をビット線ＢＬ０，ＢＬ１の一端に接続されたクロスカップルドインバータＩＮＶ０，ＩＮＶ１よりなるセンスアンプにより検出し、検出された電位をデータ入出力ポートＤＬ０，ＤＬ１に増幅して出力する。
【０１０５】
すなわち、強誘電体キャパシタＣ００，Ｃ０１に記憶された分極の位置が点３０及び点３４にあった場合、サブビット線ＳＢＬ０に発生する電荷（点３６−点３０）はサブビット線ＳＢＬ１に発生する電荷（点３８−点３４）よりも小さく、ゲイントランジスタＱＧ０のドレイン・ソース間抵抗は大きいので、ビット線ＢＬ０はハイ電位を出力する。一方、強誘電体キャパシタＣ００，Ｃ０１に記憶された分極の位置が点３４及び点３０にあった場合、サブビット線ＳＢＬ０に発生する電荷（点３８−点３４）はサブビット線ＳＢＬ１に発生する電荷（点３６−点３０）よりも大きく、ゲイントランジスタＱＧ０のドレイン・ソース間抵抗は小さいので、ビット線ＢＬ０はロー電位を出力する。
【０１０６】
前者のように記憶された分極状態はデータ“１”に相当するので、ビット線ＢＬ０からのハイ電位の出力をデータ“１”と判定し、後者のように記憶された分極状態はデータ“０”に相当するので、ビット線ＢＬ０からのロー電位の出力をデータ“０”と判定することにより、データ読み出しが正しく行われる。
【０１０７】
データの読み出し後に、プレート線ＣＰ０はロー電位に復帰される。このとき、２つの強誘電体キャパシタＣ００，Ｃ０１の分極は、図１７(a) における軌跡３５又は図１７(b) における軌跡３７を描いて、点３０又は点４０に達する。
【０１０８】
次に、読み出しセル選択線ＲＥをハイ電位にしてリセットトランジスタＱＲ０，ＱＲ１をオンにすると、強誘電体キャパシタＣ００，Ｃ０１の電極間電圧は零となるので、点４０にあった強誘電体キャパシタＣ００，Ｃ０１の分極は点３４に移動する。
【０１０９】
以上の動作により、読み出し動作開始前に記憶されていた分極の位置である点３０及び点３４が、読み出し動作後も同一分極となっているので、非破壊読出し動作となっている。従って、第２の実施形態によると、データの読み出し動作後にデータを再書き込みする動作は不要になる。
【０１１０】
（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体記憶装置及びその駆動方法について、図１８〜図２１を参照しながら説明する。
【０１１１】
図１８、図１９及び図２０は、第３の実施形態に係る半導体記憶装置におけるメモリセル及びその周辺回路を示しており、図１８は強誘電体キャパシタに同一分極値を書き込む際のスイッチの切り替え状態を示し、図１９は強誘電体キャパシタにデータを書き込む際のスイッチの切り替え状態を示し、図２０は強誘電体キャパシタからデータを読み出す際のスイッチの切り替え状態を示している。
【０１１２】
図１８、図１９及び図２０に示すように、メモリセルは、１つの強誘電体キャパシタと１つのパストランジスタとを有しており、いわゆる１Ｔ１Ｃ型のメモリセルである。第３の実施形態に係る半導体記憶装置は、強誘電体キャパシタＣ０及びパストランジスタＱ０からなるメモリセルと、強誘電体キャパシタＣ１及びパストランジスタＱ１からなるメモリセルとを有している。強誘電体キャパシタＣ０，Ｃ１の第１の電極はパストランジスタＱ０，Ｑ１のソースに接続され、強誘電体キャパシタＣ０，Ｃ１の第２の電極はセルプレート線ＣＰ０，ＣＰ１に接続されている。パストランジスタＱ０，Ｑ１のドレインはビット線ＢＬ０に接続され、ビット線ＢＬ０の容量はＣＢＬ０で表わされている。パストランジスタＱ０，Ｑ１のゲートはワード線ＷＬ０，ＷＬ１に接続されている。
【０１１３】
また、第３の実施形態に係る半導体記憶装置は、データを記憶するメモリセルと同様の構成を有する２つのメモリセルからなるリファレンスセルを備えている。リファレンスセルの強誘電体キャパシタはＣＲ０，ＣＲ１であり、リファレンスセルのパストランジスタはＱＲ０，ＱＲ１である。リファレンスセルにおいては、強誘電体キャパシタＣＲ０，ＣＲ１の第１の電極はパストランジスタＱＲ０，ＱＲ１のソースに接続され、強誘電体キャパシタＣＲ０，ＣＲ１の第２の電極はセルプレート線ＣＰＲに接続されている。パストランジスタＱＲ０，ＱＲ１のドレインはビット線ＢＬＲ０，ＢＬＲ１に接続され、ビット線ＢＬＲ０，ＢＬＲ１の容量はＣＢＬＲ０，ＣＢＬＲ１で表わされている。尚、各ビット線容量ＣＢＬＲ０，ＣＢＬＲ１は互いに等しい容量値を有している。パストランジスタＱＲ０，ＱＲ１のゲートはワード線ＷＬＲに接続されている。
【０１１４】
ビット線ＢＬ０，ＢＬＲ０，ＢＬＲ１の各一端部はスイッチＳＷ３１に接続されており、スイッチＳＷ３１の一方の端子はインバータＩＮＶ０及びインバータＩＮＶ１よりなるセンスアンプに接続されていると共に、スイッチＳＷ３１の他方の端子はアンドゲートＡＮＤ０，ＡＮＤＲ０，ＡＮＤＲ１にそれぞれ接続されている。センスアンプを構成するインバータＩＮＶ０，ＩＮＶ１の電源供給線ＶＤＤにはスイッチＳＷ３２が接続されていると共に、センスアンプの出力はアンドゲートＡＮＤ０，ＡＮＤＲ０及びスイッチＳＷ３３，ＳＷ３４に接続されている。
【０１１５】
スイッチＳＷ３３，ＳＷ３４の一方の端子は電源（ＶＤＤ）に接続されていると共に、スイッチの他方の端子はデータ入出力ポートＤＬ０，ＤＬＲとなっている。また、アンドゲートＡＮＤ０，ＡＮＤＲ０，ＡＮＤＲ１には書き込み起動信号ＰＤＷが接続され、アンドゲートＡＮＤ０，ＡＮＤＲ０，ＡＮＤＲ１の電源はＶＤＷである。
【０１１６】
ワード線ＷＬ０，ＷＬ１，ＷＬＲには、ワード線起動信号ＰＷＬ０，ＰＷＬ１，ＰＷＬＲに対応してバッファＢＷ０，ＢＷ１，ＢＷＲからＶＰＰレベルのパルスが印加され、プレート線ＣＰ０，ＣＰ１，ＣＰＲにはプレート線起動信号ＰＣＰ０，ＰＣＰ１，ＰＣＰＲに対応してバッファＢＣ０，ＢＣ１，ＢＣＲからＶＤＤレベルのパルスが印加される。
【０１１７】
スイッチＳＷ３１〜ＳＷ３４は、強誘電体キャパシタに対する動作に応じて切り替えられ、図１８はメモリセル及びリファレンスセルを構成する強誘電体キャパシタに同一分極値を書き込む際のスイッチ状態を示し、図１９はメモリセル又はリファレンスセルの強誘電体キャパシタにデータを書き込む際のスイッチ状態を示し、図２０はメモリセルの強誘電体キャパシタからデータを読み出す際のスイッチ状態を示している。
【０１１８】
＜同一分極値の書き込み工程＞
以下、拡散及び検査の工程を終えた半導体記憶装置における強誘電体キャパシタに同一の分極値を書き込む工程について説明する。同一の分極値の書き込みは、ビット線ＢＬ０，ＢＬＲ０，ＢＬＲ１をロー電位としておいてから、図１８に示すスイッチ状態で、図２１(a) に示す電圧パルスを各メモリセル及びリファレンスセルに順次印加する。以下、強誘電体キャパシタＣ０への書き込みを例にとって説明する。
【０１１９】
まず、ワード線起動信号ＰＷＬ０の印加により、バッファＢＷ０はワード線ＷＬ０に正電圧のパルス（ＶＰＰレベル、例えば３．３Ｖ）を印加してパストランジスタＱ０を導通状態にする。この状態で、プレート線起動信号ＰＣＰ０を印加して、バッファＢＣ０からプレート線ＣＰ０に正電圧のパルス（ＶＤＤレベル、例えば１．８Ｖ）を出力する。このようにすると、強誘電体キャパシタＣ０にはプレート線ＣＰ０から電圧ＶＤＤが印加された後に除去されるため、強誘電体キャパシタＣ０にはプレート線ＣＰ０により上向きの分極が書き込まれる。
【０１２０】
この書き込み工程により、第１の実施形態で説明したように、強誘電体キャパシタＣ０の分極のヒステリシス特性を示す図５において、強誘電体キャパシタＣ０の分極値は点１０に位置することとなる。
【０１２１】
この同一分極値の書き込み工程を、半導体記憶装置におけるすべてのメモリセル及びリファレンスセルの強誘電体キャパシタに対して行なって、すべての強誘電体キャパシタに正の分極値を書き込む。この時点における強誘電体キャパシの分極ヒステリシス曲線は、図５の破線１１で示すように原点に対して対称である。
【０１２２】
＜高温保存工程＞
以下、同一分極値の書き込み工程が終了した半導体記憶装置に対して行なう高温保存工程について説明する。
【０１２３】
すなわち、半導体記憶装置の動作温度仕様（例えば、−２０〜＋８５℃）よりも高温（例えば、１５０℃）の炉に半導体記憶装置を投入し、この状態で長時間（例えば、１０時間）保存する。全ての強誘電体キャパシタは正の分極状態であるから、ヒステリシス曲線は図５の実線１２のように負電圧方向にシフトする。
【０１２４】
＜リファレンスデータ書き込み工程＞
以下、高温保存工程が終了した半導体記憶装置におけるリファレンスセルにデータを書き込む工程について説明する。
【０１２５】
リファレンスセルにデータを書き込む動作においては、図１９に示すスイッチ状態で、図２１(b) に示す電圧パルスを印加する。
【０１２６】
まず、ワード線起動信号ＰＷＬＲの印加により、バッファＢＷＲはワード線ＷＬＲに正電圧のパルス（ＶＰＰレベル、例えば３．３Ｖ）を印加してパストランジスタＱＲ０，ＱＲ１を導通状態にする。この状態で、プレート線起動信号ＰＣＰＲを印加して、バッファＢＣＲからプレート線ＣＰＲに正電圧のパルス（ＶＤＤレベル、例えば１．８Ｖ）を出力する。
【０１２７】
データ入出力ポートＤＬＲにはロー電圧を印加し、アンドゲートＡＮＤＲ０はビット線ＢＬＲ０にロー電圧を出力する。一方、アンドゲートＡＮＤＲ１は書き込み起動信号ＰＤＷに同期して正電圧のパルス（ＶＤＷレベル、例えば１．０Ｖ）をビット線ＢＬＲ１に出力する。
【０１２８】
以上の書き込み動作においては、プレート線ＣＰＲに正電圧を印加する場合は強誘電体キャパシタの分極が飽和するような電圧（ＶＤＤ＝１．８Ｖ）を印加し、ビット線ＢＬＲ１に正電圧を印加する場合は強誘電体キャパシタの分極が零となるような電圧（ＶＤＷ＝１．０Ｖ）を選ぶ。すなわち、第１の実施形態の説明で使用した図６において、強誘電体キャパシタＣＲ０，ＣＲ１の分極は、分極ヒステリシス曲線１３上の点１０及び点１４に位置する。このようにして、２つの強誘電体キャパシタＣＲ０，ＣＲ１には、正の分極値と零の分極値とが相補的に書き込まれる。
【０１２９】
半導体記憶装置は、前述の同一分極値の書き込み工程及び高温保存工程が施されることにより、すべての強誘電体キャパシタのヒステリシス曲線が負電圧方向にシフトされた状態で、リファレンスデータ書き込み工程が施され、その後に出荷される。
【０１３０】
＜データの書き込み動作＞
以下、データの書き込み動作について説明する。データの書き込み動作は、すべての強誘電体キャパシタのヒステリシス曲線が負電圧方向にシフトされた半導体記憶装置に対して行なわれる。データの書き込み動作においては、図１９に示すスイッチ状態で、図２１(c) に示す電圧パルスを各メモリセルに印加する。以下、強誘電体キャパシタＣ０への書き込みを例にとって説明する。
【０１３１】
まず、ワード線起動信号ＰＷＬ０の印加により、バッファＢＷ０はワード線ＷＬ０に正電圧のパルス（ＶＰＰレベル、例えば３．３Ｖ）を印加してパストランジスタＱ０を導通状態にする。この状態で、プレート線起動信号ＰＣＰ０を印加して、バッファＢＣ０からプレート線ＣＰ０に正電圧のパルス（ＶＤＤレベル、例えば１．８Ｖ）を出力する。
【０１３２】
次に、書き込みデータが“０”である場合にはデータ入出力ポートＤＬ０にハイ電圧を印加し、書き込みデータが“１”である場合にはデータ入出力ポートＤＬ０にロー電圧を印加した状態で、アンドゲートＡＮＤ０に書き込み起動信号ＰＤＷを印加する。データ入出力ポートＤＬ０に入力した電圧に対応して、アンドゲートＡＮＤ０はロー電圧、又は書き込み起動信号ＰＤＷに同期して正電圧のパルス（ＶＤＷレベル、例えば１．０Ｖ）をビット線ＢＬ０に出力する。
【０１３３】
以上の書き込み動作においては、プレート線ＣＰ０に正電圧を印加する場合は強誘電体キャパシタの分極が飽和するような電圧（ＶＤＤ＝１．８Ｖ）を印加し、ビット線ＢＬ０に正電圧を印加する場合は強誘電体キャパシタの分極が零となるような電圧（ＶＤＷ＝１．０Ｖ）を選ぶ。すなわち、データ“０”を書き込む場合には、強誘電体キャパシタＣ０の分極は、図６に示す分極ヒステリシス曲線１３上の点１４に位置し、データ“１”を書き込む場合には点１０に位置する。
【０１３４】
＜データの読み出し動作＞
以下、データの読み出し動作について説明する。データの読み出し動作は、予めビット線ＢＬ０，ＢＬＲ０，ＢＬＲ１をロー電位にプリチャージしておいてから、図２０に示すスイッチ状態で、図２１(d) に示す電圧パルスを印加する。以下、データ"１"が記録された強誘電体キャパシタＣ０からの読み出しを例にとって説明する。
【０１３５】
まず、ワード線起動信号ＰＷＬ０，ＰＷＬＲの印加により、バッファＢＷ０，ＢＷＲはワード線ＷＬ０，ＷＬＲに正電圧のパルス（ＶＰＰレベル、例えば３．３Ｖ）を印加してパストランジスタＱ０，ＱＲ０，ＱＲ１を導通状態にする。この状態で、プレート線起動信号ＰＣＰ０，ＰＣＰＲを印加して、バッファＢＣ０，ＢＣＲからプレート線ＣＰ０，ＣＰＲに正電圧のパルス（ＶＤＤレベル、例えば１．８Ｖ）を出力する。このようにすると、分極が点１０にあった強誘電体キャパシタＣ０およびＣＲ０の分極位置は図７(a) に示す軌跡１５を描いて点１６に達する。一方、分極が点１４にあった強誘電体キャパシタＣＲ１の分極位置は図７(b) に示す軌跡１７を描いて点１８に達する。
【０１３６】
初期の分極状態の点１０と新たな分極状態の点１６との差及び初期の分極状態の点１４と新たな分極状態の点１８との差に相当する電荷が、ビット線ＢＬ０のビット線容量ＣＢＬ０、ビット線ＢＬＲ０のビット線容量ＣＢＬＲ０、及びビット線ＢＬＲ１のビット線容量ＣＢＬＲ１に発生する。分極状態が点１０にあった場合にビット線はロー電位（Ｖｌｏ）となり、点１４にあった場合にビット線はハイ電位（Ｖｈｉ）となる。ところで、ビット線ＢＬＲ０とＢＬＲ１は短絡されているために電荷は混合され、ビット線電位はＶｌｏとＶｈｉの中間電位（Ｖｍｉ）となる。すなわち、メモリセルが接続されたビット線ＢＬ０の電位はＶｌｏとなり、リファレンスセルが接続されたビット線ＢＬＲ０，ＢＬＲ１の電位はＶｍｉとなる。このビット線電位差は、クロスカップルドインバータＩＮＶ０，ＩＮＶ１よりなるセンスアンプにより増幅され、データ入出力ポートＤＬ０にロー電位を出力する。
【０１３７】
一方、強誘電体キャパシタＣ０にはデータ“０”が記録されていた場合、分極状態は点１４にあるからビット線ＢＬ０の電位はＶｈｉとなる。リファレンスセルが接続されたビット線ＢＬＲ０，ＢＬＲ１の電位Ｖｍｉとの電位差はセンスアンプにより増幅され、データ入出力ポートＤＬ０にハイ電位を出力する。
【０１３８】
ビット線ＢＬ０からのロー電位の出力をデータ“０”と判定し、ビット線ＢＬ０からのハイ電位の出力をデータ“１”と判定することにより、データ読み出しが正しく行われる。
【０１３９】
データの読み出し後に、プレート線ＣＰはロー電位に復帰される。このとき、強誘電体キャパシタＣ０，ＣＲ０，ＣＲ１の分極は、図７(a) における軌跡１３又は図７(b) における軌跡１９を描いて、点１０又は点２０に達する。
【０１４０】
以上の動作により、強誘電体キャパシタＣ０，ＣＲ０，ＣＲ１の分極状態は破壊され、すべて同一極性の分極状態になった。
【０１４１】
従って、図２１(d) において矢印で示したＳＷ切り替えタイミングでスイッチＳＷ３１を右側に切り替えて、アンドゲートＡＮＤ０，ＡＮＤＲ０，ＡＮＤＲ１とビット線ＢＬ０，ＢＬＲ０，ＢＬＲ１とをして、プレート線起動信号ＰＣＰ０，ＰＣＰＲ及び書き込み起動信号ＰＤＷを印加する。このとき、センスアンプは読み出されたデータをラッチしているため、データはメモリセルの強誘電体キャパシタＣ０に再度書き込まれ、かつリファレンスセルの強誘電体キャパシタＣＲ０，ＣＲ１は相補的な分極状態に復帰され、読み出し動作は完了する。
【０１４２】
第３の実施形態では、同一分極値の書き込み工程においてバッファＢＣ０，ＢＣ１，ＢＣＲからプレート線ＣＰに出力する正電圧パルスをＶＤＤレベル、例えば１．８Ｖとしたが、定格電圧内でより大きな電圧値のパルスを印加する方が好ましい。大電圧とすることにより、次工程の高温保存工程時間を短縮することができる。
【０１４３】
【発明の効果】
本発明に係る半導体記憶装置によると、読み出し電圧を印加した後においてヒステリシス曲線がシフトしないので、データを読み出す際のマージンが増加する。
【０１４４】
本発明に係る第１の半導体記憶装置の製造方法によると、半導体記憶装置を製造する工程において、強誘電体キャパシタのヒステリシス曲線を読み出し電圧の極性と逆の電圧側に確実にシフトさせることができる。
【０１４５】
本発明に係る第２の半導体記憶装置の製造方法によると、いわゆる２Ｔ２Ｃ型の半導体記憶装置を製造する工程において、一対の強誘電体キャパシタのヒステリシス曲線を読み出し電圧の極性と逆の電圧側に確実にシフトさせることができる。
【０１４６】
本発明に係る第３の半導体記憶装置の製造方法によると、いわゆる１Ｔ１Ｃ型の半導体記憶装置を製造する工程において、第１及び第２の強誘電体キャパシタのヒステリシス曲線を読み出し電圧の極性と逆の電圧側に確実にシフトさせることができる。
【０１４７】
本発明に係る半導体記憶装置の駆動方法によると、強誘電体膜の疲労劣化を抑制できるので、半導体記憶装置の信頼性を向上させることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体記憶装置におけるメモリセル及びその周辺回路であって、強誘電体キャパシタに同一分極値を書き込む際のスイッチの切り替え状態を示す図である。
【図２】本発明の第１の実施形態に係る半導体記憶装置におけるメモリセル及びその周辺回路であって、強誘電体キャパシタにデータを書き込む際のスイッチの切り替え状態を示す図である。
【図３】本発明の第１の実施形態に係る半導体記憶装置におけるメモリセル及びその周辺回路であって、強誘電体キャパシタからデータを読み出す際のスイッチの切り替え状態を示す図である。
【図４】 (a) 、(b) 及び(c) は、本発明の第１の実施形態に係る半導体記憶装置に印加する電圧パルスを示す図であって、(a) は同一分極値を書き込む場合を示し、(b) はデータを書き込む場合を示し、(c) はデータを読み出す場合を示している。
【図５】本発明の第１の実施形態に係る半導体記憶装置を構成する強誘電体キャパシタの分極のヒステリシス特性を示す図である。
【図６】本発明の第１の実施形態に係る半導体記憶装置を構成する強誘電体キャパシタにデータを書き込んだときの分極のヒステリシス特性を示す図である。
【図７】 (a) 及び(b) は、本発明の第１の実施形態に係る半導体記憶装置を構成する強誘電体キャパシタからデータを読み出したときの分極のヒステリシス特性を示す図である。
【図８】 (a) は、本発明の第１の実施形態に係る半導体記憶装置を１５０℃で保存したときの高温保存時間とヒステリシスの電圧シフトとの関係を示す図であり、(b) は本発明の第１の実施形態に係る半導体記憶装置に対して８５℃において＋１．８Ｖ及び−１．２Ｖの非対称のＡＣ電圧パルスを印加したときのＡＣ電圧パルスの印加回数とヒステリシスの電圧シフトとの関係を示す図である。
【図９】本発明の第２の実施形態に係る半導体記憶装置におけるメモリセル及びその周辺回路であって、強誘電体キャパシタに同一分極値を書き込む際のスイッチの切り替え状態を示す図である。
【図１０】本発明の第２の実施形態に係る半導体記憶装置におけるメモリセル及びその周辺回路であって、強誘電体キャパシタにデータを書き込む際のスイッチの切り替え状態を示す図である。
【図１１】本発明の第２の実施形態に係る半導体記憶装置におけるメモリセル及びその周辺回路であって、強誘電体キャパシタからデータを読み出す際のスイッチの切り替え状態を示す図である。
【図１２】本発明の第２の実施形態に係る半導体記憶装置に同一分極値を書き込む際に印加する電圧パルスを示す図である。
【図１３】本発明の第２の実施形態に係る半導体記憶装置にデータを書き込む際に印加する電圧パルスを示す図である。
【図１４】本発明の第２の実施形態に係る半導体記憶装置からデータを読み出す際に印加する電圧パルスを示す図である。
【図１５】本発明の第２の実施形態に係る半導体記憶装置を構成する強誘電体キャパシタの分極のヒステリシス特性を示す図である。
【図１６】本発明の第２の実施形態に係る半導体記憶装置を構成する強誘電体キャパシタにデータを書き込んだときの分極のヒステリシス特性を示す図である。
【図１７】 (a) 及び(b) は、本発明の第２の実施形態に係る半導体記憶装置を構成する強誘電体キャパシタからデータを読み出したときの分極のヒステリシス特性を示す図である。
【図１８】本発明の第３の実施形態に係る半導体記憶装置におけるメモリセル及びその周辺回路であって、強誘電体キャパシタに同一分極値を書き込む際のスイッチの切り替え状態を示す図である。
【図１９】本発明の第３の実施形態に係る半導体記憶装置におけるメモリセル及びその周辺回路であって、強誘電体キャパシタにデータを書き込む際のスイッチの切り替え状態を示す図である。
【図２０】本発明の第３の実施形態に係る半導体記憶装置におけるメモリセル及びその周辺回路であって、強誘電体キャパシタからデータを読み出す際のスイッチの切り替え状態を示す図である。
【図２１】 (a) 、(b) 、(c) 及び(d) は、本発明の第３の実施形態に係る半導体記憶装置に印加する電圧パルスを示す図であって、(a) は同一分極値を書き込む場合を示し、(b) はリファレンスセルにデータを書き込む場合を示し、(c) はメモリセルセルにデータを書き込む場合を示し、(d) はデータを読み出す場合を示している。
【図２２】従来の半導体記憶装置におけるメモリセル及びその周縁回路を示す図である。
【図２３】従来の半導体記憶装置を構成する強誘電体キャパシタの分極のヒステリシス特性を示す図である。
【図２４】従来の半導体記憶装置を構成する強誘電体キャパシタにデータを書き込んだときの分極のヒステリシス特性を示す図である。
【図２５】従来の半導体記憶装置を構成する強誘電体キャパシタからデータを読み出したときの分極のヒステリシス特性を示す図である。
【図２６】 (a) 及び(b) は、従来の半導体記憶装置を構成する強誘電体キャパシタに相補データを書き込んだときの分極のヒステリシス特性を示す図である。
【符号の説明】
Ｃ０、Ｃ１ 強誘電体キャパシタ
Ｑ０、Ｑ１ パストランジスタ
ＣＰ セルプレート線
ＢＬ０、ＢＬ１ ビット線
ＣＢＬ０、ＣＢＬ１ ビット線容量
ＷＬ ワード線
ＳＷ１１、ＳＷ１２、ＳＷ１３ スイッチ
ＩＮＶ０、ＩＮＶ１ インバータ
ＢＵＦ１、ＢＵＦ２ バッファ
ＡＮＤ０、ＡＮＤ１ アンドゲート
ＳＷ１１、ＳＷ１２、ＳＷ１３ スイッチ
ＤＬ０、ＤＬ１ データ入出力ポート
ＰＷＬ ワード線起動信号
ＰＣＰ プレート線起動信号
ＰＤＷ 書き込み起動信号
Ｃ００、Ｃ０１、Ｃ１０、Ｃ１１ 強誘電体キャパシタ
Ｑ００、Ｑ０１、Ｑ１０、Ｑ１１、 パストランジスタ
ＱＧ０、ＱＧ１ ゲイントランジスタ
ＱＲ０、ＱＲ１ リセットトランジスタ
ＣＰ０、ＣＰ１ セルプレート線
ＢＬ０、ＢＬ１ ビット線
ＳＢＬ０、ＳＢＬ１ サブビット線
ＷＬ０、ＷＬ１ ワード線
ＲＳＴ リセット線
ＲＥ 読み出しセル選択線
ＳＷ２１、ＳＷ２２、ＳＷ２３ スイッチ
ＩＮＶ０、ＩＮＶ１ インバータ
ＢＵＦ０１、ＢＵＦ０２、ＢＵＦ１１、ＢＵＦ１２ バッファ
ＮＯＲ０、ＮＯＲ１ ノアゲート
ＳＷ２１、ＳＷ２２、ＳＷ２３ スイッチ
ＤＬ０、ＤＬ１ データ入出力ポート
ＰＷＬ０、ＰＷＬ１ ワード線起動信号
ＰＣＰ０、ＰＣＰ１ プレート線起動信号
ＰＤＷＢ 書き込み起動信号
Ｃ０、Ｃ１、ＣＲ０、ＣＲ１ 強誘電体キャパシタ
Ｑ０、Ｑ１、ＱＲ０、ＱＲ１ パストランジスタ
ＣＰ０、ＣＰ１、ＣＰＲ プレート線
ＢＬ０、ＢＬＲ０、ＢＬＲ１ ビット線
ＣＢＬ０、ＣＢＬＲ０、ＣＢＲＬ１ ビット線容量
ＷＬ０、ＷＬ１、ＷＬＲ ワード線
ＳＷ３１、ＳＷ３２、ＳＷ３３、ＳＷ３４ スイッチ
ＩＮＶ０、ＩＮＶ１ インバータ
ＡＮＤ０、ＡＮＤＲ０、ＡＮＤＲ１ アンドゲート
ＢＷ０、ＢＷ１、ＢＷＲ、ＢＣ０、ＢＣ１、ＢＣＲ バッファ
ＤＬ０、ＤＬＲ データ入出力ポート
ＰＷＬ０、ＰＷＬ１、ＰＷＬＲ ワード線起動信号
ＰＣＰ０、ＰＣＰ１、ＰＣＰＲ プレート線起動信号
ＰＤＷ 書き込み起動信号
【発明の属する技術分野】
本発明は、データを分極値として記憶する強誘電体メモリを有する半導体記憶装置、その製造方法及びその駆動方法に関する。
【０００２】
【従来の技術】
以下、従来の半導体記憶装置について、図２２〜図２５及び図２６(a) 、(b) を参照しながら説明する。
【０００３】
図２２は、従来の半導体記憶装置におけるメモリセル及びその周縁回路を示している。
【０００４】
図２２に示すように、メモリセルは、２つの強誘電体キャパシタＣ０、Ｃ１と２つのパストランジスタＱ０、Ｑ１とを有しており、いわゆる２Ｔ２Ｃ型のメモリセルである。強誘電体キャパシタＣ０の第１の電極はパストランジスタＱ０のソースに接続され、強誘電体キャパシタＣ１の第１の電極はパストランジスタＱ１のソースに接続され、強誘電体キャパシタＣ０及び強誘電体キャパシタＣ１の各第２の電極はセルプレート線ＣＰに共通に接続されている。パストランジスタＱ０のドレインはビット線ＢＬ０に接続され、パストランジスタＱ１のドレインはビット線ＢＬ１に接続され、ビット線ＢＬ０のビット線容量はＣＢＬ０で表わされ、ビット線ＢＬ１のビット線容量はＣＢＬ１で表わされている。尚、ビット線容量ＣＢＬ０とビット線容量ＣＢＬ１とは互いに等しい。パストランジスタＱ０のゲート及びパストランジスタＱ１のゲートはワード線ＷＬに共通に接続されている。また、ビット線ＢＬ０及びビット線ＢＬ１の一端部同士の間には、インバータＩＮＶ０及びインバータＩＮＶ１よりなるセンスアンプが接続されている。
【０００５】
強誘電体キャパシタＣ０，Ｃ１は、第１の電極と第２の電極との間に電圧が印加されない状態においても分極を保持し、図２３に示すようなヒステリシス曲線５０を有している。図２３においては、プレート線ＣＰに正電圧を印加する場合に、電圧軸の方向を正とすると共に分極の方向が上向きを正にしている。
【０００６】
＜データの書き込み動作＞
メモリセルにデータを書き込む場合には、ワード線ＷＬにハイ電圧を印加してパストランジスタＱ０，Ｑ１をオンにした後、ビット線ＢＬ０，ＢＬ１をロー電圧にした状態でプレート線ＰＬに正極性のパルス電圧を印加する。このようにすると、２つの強誘電体キャパシタＣ０，Ｃ１は図２３における点５１に分極値が書き込まれる。
【０００７】
次に、データ“０”を書き込む場合には、ビット線ＢＬ１に正極性のパルス電圧を印加する。このようにすると、強誘電体キャパシタＣ１はヒステリシス曲線５０の軌跡を描いて、点５２に分極値が書き込まれる。
【０００８】
一方、データ“１”を書き込む場合には、ビット線ＢＬ０に正極性のパルス電圧を印加する。このようにすると、強誘電体キャパシタＣ０はヒステリシス曲線５０の軌跡を描いて、点５２に分極値が書き込まれる。尚、書き込みパルス電圧を印加した後に、ワード線ＷＬはロー電位にされる。
【０００９】
この書き込み動作により、データ“０”の場合には、強誘電体キャパシタＣ０に正の分極値（点５１）が記憶され且つ強誘電体キャパシタＣ１に負の分極値（点５２）が記憶される一方、データ“１”の場合には、強誘電体キャパシタＣ０に負の分極値（点５２）が記憶され且つ強誘電体キャパシタＣ１に正の分極値（点５１）が記憶されるというように、２つの強誘電体キャパシタＣ０，Ｃ１には相補的に分極値が書き込まれる。
【００１０】
＜データの読み出し動作＞
メモリセルからデータを読み出す場合には、ビット線ＢＬ０，ＢＬ１をロー電位にプリチャージした後、ワード線ＷＬにハイ電圧を印加してパストランジスタＱ０，Ｑ１をオンにした状態で、プレート線ＣＰにハイ電圧を印加する。このようにすると、点５１の分極状態にあった強誘電体キャパシタは、図２４における軌跡５３を描いて、点５４の分極状態に達する。一方、点５２の分極状態にあった強誘電体キャパシタは、図２５における軌跡５５を描いて、点５６の分極状態に達する。
【００１１】
初期の分極状態５１，５２と新たな分極状態５４，５６との差に相当する電荷が、ビット線ＢＬ０，ＢＬ１のビット線容量ＣＢＬ０，ＣＢＬ１に発生する。この電荷がビット線容量ＣＢＬ０，ＣＢＬ１により電圧変換されたビット線電位をクロスカップルドインバータＩＮＶ０，ＩＮＶ１よりなるセンスアンプにより増幅して出力する。すなわち、強誘電体キャパシタＣ０，Ｃ１に記憶された分極状態が点５１，点５２であった場合、ビット線ＢＬ０に発生する電荷（点５４−点５１）はビット線ＢＬ１に発生する電荷（点５６−点５２）よりも小さいので、ビット線ＢＬ０はロー電位を出力する。一方、強誘電体キャパシタＣ０，Ｃ１に記憶された分極状態が点５２，点５１であった場合、ビット線ＢＬ０に発生する電荷（点５６−点５２）はビット線ＢＬ１に発生する電荷（点５４−点５１）よりも大きいので、ビット線ＢＬ０はハイ電位を出力する。
【００１２】
前者のように記憶された分極状態はデータ“０”に相当するので、ビット線ＢＬ０のロー電位出力をデータ“０”と判定し、後者のように記憶された分極状態はデータ“１”に相当するので、ビット線ＢＬ０のハイ電位出力をデータ“１”と判定することにより、データの読み出しが正しく行われる。
【００１３】
データの読み出し後に、プレート線ＣＰはロー電位に復帰される。このとき、２つの強誘電体キャパシタＣ０，Ｃ１の分極は、図２４における軌跡５７又は図２５における軌跡５５を描いて、点５１又は点５９に達する。
【００１４】
読み出し動作の開始前には分極値が相補的に記憶されていたが、読み出し動作により同一極性の分極状態になる破壊方式の読出し動作となっている。
【００１５】
従って、前述の書き込み動作を再び行なうことにより、強誘電体キャパシタＣ０，Ｃ１を読み出し動作開始前の相補的な分極状態に復帰させて、読み出し動作は完了する。
【００１６】
【発明が解決しようとする課題】
ところが、メモリセルを構成する強誘電体キャパシタに分極を記憶させた状態で高温下に放置すると、分極状態が焼き付いてしまい、分極反転し難くなるという問題がある。これはインプリントと称され、インプリントした強誘電体キャパシタにおいては、ヒステリシス特性が電圧軸方向にシフトして、データ読み出し動作における発生電荷量が減少するので、動作マージンが減少するという問題がある。以下、この問題について詳細に説明する。
【００１７】
前述したように、従来の半導体記憶装置においては、２つの強誘電体キャパシタＣ０，Ｃ１は相補的に分極値を記憶しており、図２６(a) は正の分極値（点５１）に記憶した場合を示し、図２６(b) は負の分極値（点５２）に記憶した場合を示している。２つの強誘電体キャパシタＣ０，Ｃ１は、初期状態では破線で示すヒステリシス曲線６０を有し、両者が一致した特性を示している。これを、高温下（例えば８５℃）で長時間（例えば１００時間）放置すると、ヒステリシス曲線６０は電圧軸方向にシフトする。シフトする方向は記憶されていた分極に依存しており、図２６(a) に示す場合には、正の分極値（点５１）であるから負電圧方向にシフトしてヒステリシス曲線６１となり、また、図２６(b) に示す場合には、負の分極値（点５２）であるから正電圧方向にシフトしてヒステリシス曲線６２となる。
【００１８】
その後、半導体記憶装置を通常の動作温度（例えば２７℃）に戻しても、ヒステリシス曲線がシフトしてしまった強誘電体キャパシタは、もはや初期のヒステリシス曲線６０に復帰することなく、シフトしたヒステリシス曲線６１，６２のままである。
【００１９】
データの読み出し動作を行なったときに描く軌跡は初期状態から変化しており、図２６(a) の場合には発生する電荷は（点６３−点５１）となり、図２６(b) の場合には発生する電荷は（点６４−点５２）となる。負の分極値を記憶していた図２６(b) の場合には、発生電荷量は破線で示した初期状態よりも減少することが分かる。これは、ビット線ＢＬ０，ＢＬ１の電位差を減少させ、クロスカップルドインバータＩＮＶ０，ＩＮＶ１よりなるセンスアンプの増幅及び出力の動作マージンを低下させてしまう。
【００２０】
また、インプリントした強誘電体キャパシタにおいては、データのデータ書き換え動作にも問題が発生する。すなわち、図２６(a) における分極値（点５１）及び図２６(b) における分極値（点５２）を逆極性に書き換えた場合、分極値は図２６(a) における点６５及び図２６(b) における点６６となる。このように、２つの強誘電体キャパシタＣ０，Ｃ１の分極値の差（点６６−点６５）は、初期状態における分極値の差（点５１−点５２）に比べて小さくなっており、データ保持特性（リテンション特性）は低下してしまう。
【００２１】
前記に鑑み、本発明は、データを分極値として記憶している強誘電体キャパシタの両電極に読み出し電圧を印加して分極値を読み出す際の動作マージンの増加を図ることを目的とする。
【００２２】
【課題を解決するための手段】
前記の目的を達成するため、本発明に係る半導体記憶装置は、データを分極値として記憶する第１の強誘電体キャパシタをそれぞれ有する複数のメモリセルと、複数のメモリセルのうちデータの読み出し対象となるメモリセルを構成する第１の強誘電体キャパシタの両電極間に第１の読み出し電圧を印加する第１の電圧印加手段と、第１の強誘電体キャパシタの両電極間に第１の読み出し電圧が印加されたときの第１の強誘電体キャパシタの分極値を検出することにより、第１の強誘電体キャパシタに記憶されているデータを読み出す読み出し手段とを備え、第１の強誘電体キャパシタのヒステリシス曲線は、第１の読み出し電圧の極性と逆の電圧側にシフトしている。
【００２３】
本発明に係る半導体記憶装置によると、第１の強誘電体キャパシタのヒステリシス曲線は、第１の読み出し電圧の極性と逆の電圧側に予めシフトしているため、第１の読み出し電圧を印加した後においてはヒステリシス曲線はシフトしない。この場合、ヒステリシス曲線は第１の読み出し電圧の極性と逆の電圧側にシフトしているため、データを読み出す際のマージンが増加する。
【００２４】
本発明に係る半導体記憶装置において、データは相補データであり、複数のメモリセルのそれぞれは、相補データを記憶する一対の第１の強誘電体キャパシタを有していてもよい。
【００２５】
このようにすると、半導体記憶装置が、メモリセルが相補データを記憶する一対の第１の強誘電体キャパシタを有する、いわゆる２Ｔ２Ｃ型の半導体記憶装置である場合においても、データを読み出す際のマージンが増加する。
【００２６】
この場合、一対の第１の強誘電体キャパシタに同一の分極値を書き込む手段を備えていることが好ましい。
【００２７】
このようにすると、メモリセルが相補データを記憶する一対の第１の強誘電体キャパシタを有する、いわゆる２Ｔ２Ｃ型の半導体記憶装置に対して、製造工程においては、一対の第１の強誘電体キャパシタに同一のデータを書き込むことができる。
【００２８】
本発明に係る半導体記憶装置において、データは二値データであり、複数のメモリセルのそれぞれは、二値データを記憶する１つの第１の強誘電体キャパシタを有し、二値データを分極値として記憶する第２の強誘電体キャパシタを有するリファレンスセルと、第２の強誘電体キャパシタの両電極間に第２の読み出し電圧を印加する第２の電圧印加手段とをさらに備え、読み出し手段は、第１の強誘電体キャパシタの両電極間に第１の読み出し電圧が印加されたときの第１の強誘電体キャパシタの分極値と、第２の強誘電体キャパシタの両電極間に第２の読み出し電圧が印加されたときの第２の強誘電体キャパシタの分極値とを比較して、第１の強誘電体キャパシタに記憶されている二値データを読み出し、第２の強誘電体キャパシタのヒステリシス曲線は、第２の読み出し電圧の極性と逆の電圧側にシフトしていることが好ましい。
【００２９】
このようにすると、半導体記憶装置が、保存するデータを記憶するためのメモリセルのほかに、リファレンスデータを記憶するリファレンスセルを有する、いわゆる１Ｔ１Ｃ型の半導体記憶装置である場合においても、データを読み出す際のマージンが増加する。
【００３０】
この場合、リファレンスセルは、相補データの一方と対応する分極値を記憶する第２の強誘電体キャパシタを有する第１のリファレンスセルと、相補データの他方と対応する分極値を記憶する第２の強誘電体キャパシタを有する第２のリファレンスセルとからなり、第１の強誘電体キャパシタ及び第２の強誘電体キャパシタに同一の分極値を書き込む手段をさらに備えていることが好ましい。
【００３１】
このようにすると、相補データの一方を記憶する第１のリファレンスセルと、相補データの他方を記憶する第２のリファレンスセルとを有する半導体記憶装置においても、製造工程において、第１のリファレンスセルを構成する第２の強誘電体キャパシタ及び第２のリファレンスセルを構成する第２の強誘電体強誘電体キャパシタに同一のデータを書き込むことができる。
【００３２】
本発明に係る第１の半導体記憶装置の製造方法は、データを分極値として記憶する強誘電体キャパシタをそれぞれ有する複数のメモリセルと、複数のメモリセルのうちデータの読み出し対象となるメモリセルを構成する強誘電体キャパシタの両電極間に読み出し電圧を印加して強誘電体キャパシタの分極値を検出することにより、強誘電体キャパシタに記憶されているデータを読み出す読み出し手段とを備える半導体記憶装置を製造する方法を対象とし、強誘電体キャパシタに、読み出し電圧と同じ極性である第１の電圧の絶対値が読み出し電圧と異なる極性である第２の電圧の絶対値よりも大きいＡＣ電圧を複数回印加する工程を備えていることを特徴とする。
【００３３】
第１の半導体記憶装置の製造方法によると、強誘電体キャパシタに、読み出し電圧と同じ極性である第１の電圧の絶対値が読み出し電圧と異なる極性である第２の電圧の絶対値よりも大きいＡＣ電圧を複数回印加する工程を備えているため、強誘電体キャパシタのヒステリシス曲線を、読み出し電圧の極性と逆の電圧側に確実にシフトさせることができる。この場合、前述のＡＣ電圧を複数回印加するため、ヒステリシス曲線の小さなシフト量においても半導体記憶装置の信頼性が極めて高くなる。
【００３４】
本発明に係る第２の半導体記憶装置の製造方法は、相補データを分極値として記憶する一対の強誘電体キャパシタをそれぞれ有する複数のメモリセルと、複数のメモリセルのうちデータの読み出しの対象となるメモリセルを構成する一対の強誘電体キャパシタの両電極間に読み出し電圧を印加する電圧印加手段と、一対の強誘電体キャパシタの両電極間に読み出し電圧が印加されたときの一対の強誘電体キャパシタの分極値を検出することにより、一対の強誘電体キャパシタに記憶されている相補データを読み出す読み出し手段とを備える半導体記憶装置を製造する方法を対象とし、一対の強誘電体キャパシタに同一の分極値を書き込んだ後、同一の分極値が書き込まれた一対の強誘電体キャパシタを加熱することにより、一対の強誘電体キャパシタの各ヒステリシス曲線を、読み出し電圧の極性と逆の電圧側にシフトさせる工程を備えていることを特徴とする。
【００３５】
第２の半導体記憶装置の製造方法によると、一対の強誘電体キャパシタに同一の分極値を書き込んだ後、該一対の強誘電体キャパシタを加熱することにより、該一対の強誘電体キャパシタのヒステリシス曲線を、読み出し電圧の極性と逆の電圧側にシフトさせる工程を備えているため、メモリセルが相補データを記憶する一対の強誘電体キャパシタを有する、いわゆる２Ｔ２Ｃ型の半導体記憶装置を製造する工程において、一対の強誘電体キャパシタのヒステリシス曲線を読み出し電圧の極性と逆の電圧側に確実にシフトさせることができる。
【００３６】
第２の半導体記憶装置の製造方法において、一対の強誘電体キャパシタに同一の分極値を書き込む工程は、通常の動作時において一対の強誘電体キャパシタの両電極間に印加される電圧よりも高い書き込み電圧を印加する工程を含むことが好ましい。
【００３７】
このようにすると、製造工程において形成されるヒステリシス曲線のシフト量を、通常の動作時において生じるヒステリシス曲線のシフト量よりも大きくすることができる。また、ヒステリシス曲線が既にシフトしている強誘電体キャパシタにおいては、通常動作時において読み出し電圧が印加されても、ヒステリシス曲線の初期状態への復帰傾向は小さくなるので、半導体記憶装置の動作が安定する。
【００３８】
第２の半導体記憶装置の製造方法において、一対の強誘電体キャパシタを加熱する工程は、通常の動作時において一対の強誘電体キャパシタが達する温度よりも高い温度で行なわれることが好ましい。
【００３９】
このようにすると、製造工程において形成されるヒステリシス曲線のシフト量を、通常の動作時において生じるヒステリシス曲線のシフト量よりも大きくすることができる。また、ヒステリシス曲線が既にシフトしている強誘電体キャパシタにおいては、通常動作時において読み出し電圧が印加されても、ヒステリシス曲線の初期状態への復帰傾向は小さくなるので、半導体記憶装置の動作が安定する。
【００４０】
本発明に係る第３の半導体記憶装置の製造方法は、二値データを分極値として記憶する第１の強誘電体キャパシタをそれぞれ有する複数のメモリセルと、複数のメモリセルのうちデータの読み出し対象となるメモリセルを構成する第１の強誘電体キャパシタの両電極間に第１の読み出し電圧を印加する第１の電圧印加手段と、二値データを分極値として記憶する第２の強誘電体キャパシタを有するリファレンスセルと、第２の強誘電体キャパシタの両電極間に第２の読み出し電圧を印加する第２の電圧印加手段と、第１の強誘電体キャパシタの両電極間に第１の読み出し電圧が印加されたときの第１の強誘電体キャパシタの分極値と、第２の強誘電体キャパシタの両電極間に第２の読み出し電圧が印加されたときの第２の強誘電体キャパシタの分極値とを比較して、第１の強誘電体キャパシタに記憶されている二値データを読み出す読み出し手段とを備える半導体記憶装置を製造する方法を対象とし、第１の強誘電体キャパシタ及び第２の強誘電体キャパシタに同一の分極値を書き込んだ後、同一の分極値が書き込まれた第１及び第２の強誘電体キャパシタを加熱することにより、第１の強誘電体キャパシタのヒステリシス曲線を第１の読み出し電圧の極性と逆の電圧側にシフトさせると共に、第２の強誘電体キャパシタのヒステリシス曲線を第２の読み出し電圧の極性と逆の電圧側にシフトさせる工程を備えていることを特徴とする。
【００４１】
第３の半導体記憶装置の製造方法によると、第１の強誘電体キャパシタ及び第２の強誘電体キャパシタに同一の分極値を書き込んだ後、該第１及び第２の強誘電体キャパシタを加熱することにより、該第１及び第２の強誘電体キャパシタのヒステリシス曲線を、読み出し電圧の極性と逆の電圧側にシフトさせる工程を備えているため、保存するデータを記憶するためのメモリセルのほかに、リファレンスデータを記憶するリファレンスセルを有する、いわゆる１Ｔ１Ｃ型の半導体記憶装置を製造する工程において、第１及び第２の強誘電体キャパシタのヒステリシス曲線を読み出し電圧の極性と逆の電圧側に確実にシフトさせることができる。
【００４２】
第３の半導体記憶装置の製造方法において、第１及び第２の強誘電体キャパシタに同一の分極値を書き込む工程は、通常の動作時において第１及び第２の強誘電体キャパシタの両電極間に印加される電圧よりも高い書き込み電圧を印加する工程を含むことが好ましい。
【００４３】
このようにすると、製造工程において形成されるヒステリシス曲線のシフト量を、通常の動作時において生じるヒステリシス曲線のシフト量よりも大きくすることができる。また、ヒステリシス曲線が既にシフトしている第１及び第２の強誘電体キャパシタにおいては、通常動作時において読み出し電圧が印加されても、ヒステリシス曲線の初期状態への復帰傾向は小さくなるので、半導体記憶装置の動作が安定する。
【００４４】
第３の半導体記憶装置の製造方法において、第１及び第２の強誘電体キャパシタを加熱する工程は、通常の動作時において第１及び第２の強誘電体キャパシタが達する温度よりも高い温度で行なわれることが好ましい。
【００４５】
このようにすると、製造工程において形成されるヒステリシス曲線のシフト量を、通常の動作時において生じるヒステリシス曲線のシフト量よりも大きくすることができる。また、ヒステリシス曲線が既にシフトしている第１及び第２の強誘電体キャパシタにおいては、通常動作時において読み出し電圧が印加されても、ヒステリシス曲線の初期状態への復帰傾向は小さくなるので、半導体記憶装置の動作が安定する。
【００４６】
本発明に係る半導体記憶装置の駆動方法は、二値データを分極値として記憶する強誘電体キャパシタをそれぞれ有する複数のメモリセルと、複数のメモリセルのうちデータの読み出し対象となるメモリセルを構成する強誘電体キャパシタの両電極間に読み出し電圧を印加する電圧印加手段と、強誘電体キャパシタの両電極間に読み出し電圧が印加されたときの強誘電体キャパシタの分極値を検出することにより、強誘電体キャパシタに記憶されているデータを読み出す読み出し手段とを備え、強誘電体キャパシタのヒステリシス曲線は、読み出し電圧の極性と逆の電圧側にシフトしている半導体記憶装置を駆動する方法を対象とし、二値データの一方を記憶するときの強誘電体キャパシタの分極の第１の絶対値と、二値データの他方を記憶するときの強誘電体キャパシタの分極の第２の絶対値とが異なるように、強誘電体キャパシタの両電極に書き込み電圧を印加する工程を備えていることを特徴とする。
【００４７】
本発明に係る半導体記憶装置の駆動方法によると、二値データを書き込む際に分極が反転するドメインを低減できるため、強誘電体膜の疲労劣化を抑制できるので、半導体記憶装置の信頼性を向上させることができる。
【００４８】
本発明に係る半導体記憶装置の駆動方法において、第１の絶対値及び第２の絶対値のうち大きい方と対応する書き込み電圧の極性と読み出し電圧の極性とは互いに等しいことが好ましい。
【００４９】
このようにすると、強誘電体キャパシタが高温下に置かれた場合、第１の絶対値及び第２の絶対値のうち大きい方の強誘電体キャパシタのヒステリシス曲線は読み出し電圧の極性と逆方向（以下、Ａ方向と称する）に大きくシフトし、第１の絶対値及び第２の絶対値のうち小さい方の強誘電体キャパシタのヒステリシス曲線は読み出し電圧の極性と同方向（以下、Ｂ方向と称する）に小さくシフトする。ヒステリシス曲線のＡ方向のシフトは読み出し電荷量をほとんど変化させないので、大きくシフトしても問題ない。また、ヒステリシス曲線のＢ方向のシフトは読み出し電荷量を敏感に変化させるが、シフト量が小さいので特に問題はない。従って、高温下における強誘電体キャパシタのヒステリシス曲線の変化が読み出し電荷量の変化に与える影響を抑制できるため、半導体記憶装置の動作が安定する。尚、本構成とは逆に、第１の絶対値及び第２の絶対値のうち小さい方と対応する書き込み電圧の極性と読み出し電圧の極性とを等しくすると、強誘電体キャパシタが高温下に置かれた場合、ヒステリシス曲線の変化が読み出し電荷量の変化に大きく影響を与えるため、動作マージンの低下がもたらされてしまう。
【００５０】
本発明に係る半導体記憶装置の駆動方法において、第１の絶対値及び第２の絶対値のうち小さい方の値は、ほぼ零であることが好ましい。
【００５１】
このようにすると、第１の絶対値及び第２の絶対値のうちの小さい方、つまりほぼ零である分極値を記憶している強誘電体キャパシタが高温下に置かれても、ヒステリシス曲線はシフトしないため、半導体記憶装置の動作が安定する。
【００５２】
本発明に係る半導体記憶装置の駆動方法において、強誘電体キャパシタの分極が第１の絶対値となる第１の書き込み電圧と、強誘電体キャパシタの分極が第２の絶対値となる第２の書き込み電圧とは、異なる電圧源から供給されることが好ましい。
【００５３】
このようにすると、二値データの一方を書き込むときの電圧と二値データの他方を書き込むときの電圧とを異ならせることができるため、二値データの書き込み動作が容易になる。
【００５４】
本発明に係る半導体記憶装置の駆動方法において、読み出し電圧は、強誘電体キャパシタの抗電圧以下であることが好ましい。
【００５５】
このようにすると、データの読み出し動作の前と後とで分極が反転しないため、記憶されていた分極が読み出し動作後も維持されるので、いわゆる非破壊方式の読み出し動作が可能になる。このため、データの読み出し動作後にデータの再書き込み動作を行なう必要がないので、読み出し速度の高速化を図ることができる。また、分極の反転に伴う強誘電体膜の疲労劣化を抑制できるため、読み出し可能回数を著しく増加させることが可能になる。
【００５６】
【発明の実施の形態】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体記憶装置及びその駆動方法について、図１〜図８を参照しながら説明する。
【００５７】
図１、図２及び図３は、第１の実施形態に係る半導体記憶装置におけるメモリセル及びその周辺回路を示しており、図１は強誘電体キャパシタに同一分極値を書き込む際のスイッチの切り替え状態を示し、図２は強誘電体キャパシタにデータを書き込む際のスイッチの切り替え状態を示し、図３は強誘電体キャパシタからデータを読み出す際のスイッチの切り替え状態を示している。
【００５８】
図１、図２及び図３に示すように、メモリセルは、２つの強誘電体キャパシタＣ０、Ｃ１と２つのパストランジスタＱ０、Ｑ１とを有しており、いわゆる２Ｔ２Ｃ型のメモリセルである。強誘電体キャパシタＣ０の第１の電極はパストランジスタＱ０のソースに接続され、強誘電体キャパシタＣ１の第１の電極はパストランジスタＱ１のソースに接続され、強誘電体キャパシタＣ０、Ｃ１の第２の電極はセルプレート線ＣＰに共通に接続されている。パストランジスタＱ０のドレインはビット線ＢＬ０に接続され、パストランジスタＱ１のドレインはビット線ＢＬ１に接続され、ビット線ＢＬ０のビット線容量はＣＢＬ０で表わされ、ビット線ＢＬ１のビット線容量はＣＢＬ１で表わされている。尚、ビット線容量ＣＢＬ０とビット線容量ＣＢＬ１とは互いに等しい。パストランジスタＱ０のゲート及びパストランジスタＱ１のゲートはワード線ＷＬに共通に接続されている。
【００５９】
ビット線ＢＬ０、ＢＬ１の各一端部はスイッチＳＷ１１に接続されており、スイッチＳＷ１１の一方の端子はインバータＩＮＶ０及びインバータＩＮＶ１よりなるセンスアンプに接続されていると共に、スイッチＳＷ１１の他方の端子はアンドゲートＡＮＤ０及びアンドゲートＡＮＤ１にそれぞれ接続されている。センスアンプを構成するインバータＩＮＶ０，ＩＮＶ１の電源供給線ＶＤＤにはスイッチＳＷ１２が接続されていると共に、センスアンプの出力はアンドゲートＡＮＤ０，ＡＮＤ１及びスイッチＳＷ１３に接続されている。
【００６０】
スイッチＳＷ１３の一方の端子は電源（ＶＤＤ）に接続されていると共に、スイッチの他方の端子はデータ入出力ポートとなっている。また、アンドゲートＡＮＤ０，ＡＮＤ１には書き込み起動信号ＰＤＷが接続され、アンドゲートＡＮＤ０，ＡＮＤ１の電源はＶＤＷである。
【００６１】
ワード線ＷＬには、ワード線起動信号ＰＷＬに対応してバッファＢＵＦ１からＶＰＰレベルのパルスが印加され、プレート線ＣＰにはプレート線起動信号ＰＣＰに対応してバッファＢＵＦ２からＶＤＤレベルのパルスが印加される。
【００６２】
スイッチＳＷ１１，ＳＷ１２，ＳＷ１３は、強誘電体キャパシタに対する動作に応じて切り替えられ、図１は２Ｔ２Ｃ型メモリセルを構成する２つの強誘電体キャパシタに同一分極値を書き込む際のスイッチ状態を示し、図２は２つの強誘電体キャパシタにデータを書き込む際のスイッチ状態を示し、図３は２つの強誘電体キャパシタからデータを読み出す際のスイッチ状態を示している。
【００６３】
＜同一分極値の書き込み工程＞
以下、拡散及び検査の工程を終えた半導体記憶装置における、２Ｔ２Ｃ型メモリセルを構成する２つの強誘電体キャパシタに同一の分極値を書き込む工程について説明する。同一の分極値の書き込みは、ビット線ＢＬ０，ＢＬ１をロー電位としておいてから、図１に示すスイッチ状態で、図４(a) に示す電圧パルスを印加する。
【００６４】
まず、ワード線起動信号ＰＷＬの印加により、バッファＢＵＦ１はワード線ＷＬに正電圧のパルス（ＶＰＰレベル、例えば３．３Ｖ）を印加してパストランジスタＱ０，Ｑ１を導通状態にする。この状態で、プレート線起動信号ＰＣＰを印加して、バッファＢＵＦ２からプレート線ＣＰに正電圧のパルス（ＶＤＤレベル、例えば１．８Ｖ）を出力する。このようにすると、２つの強誘電体キャパシタＣ０，Ｃ１にはプレート線ＣＰから電圧ＶＤＤが印加された後に除去されるため、２つの強誘電体キャパシタＣ０，Ｃ１にはプレート線ＣＰにより上向きの分極が書き込まれる。
【００６５】
図５は、強誘電体キャパシタＣ０，Ｃ１の分極のヒステリシス特性を示しており、図５においては、プレート線ＣＰに正電圧のパルスを印加する場合に、電圧軸の方向を正とすると共に分極の方向が上向きを正にしている。図４(a) に示すパルスを印加すると、強誘電体キャパシタＣ０，Ｃ１の分極値は点１０に位置する。
【００６６】
この同一分極値の書き込み工程を、半導体記憶装置におけるすべてのメモリセルの強誘電体キャパシタに対して行なって、すべての強誘電体キャパシタに正の分極値を書き込む。この時点における２つの強誘電体キャパシタＣ０，Ｃ１の分極ヒステリシス曲線は、図５の破線１１で示すように原点に対して対称である。
【００６７】
＜高温保存工程＞
以下、同一分極値の書き込み工程が終了した半導体記憶装置に対して行なう高温保存工程について説明する。
【００６８】
すなわち、半導体記憶装置の動作温度仕様（例えば、−２０〜＋８５℃）よりも高温（例えば、１５０℃）の炉に半導体記憶装置を投入し、この状態で長時間（例えば、１０時間）保存する。全ての強誘電体キャパシタは正の分極状態であるから、ヒステリシス曲線は図５の実線１２のように負電圧方向にシフトする。
【００６９】
半導体記憶装置は、前記の同一分極値の書き込み工程及び高温保存工程を施されて、すべての強誘電体キャパシタのヒステリシス曲線が負電圧方向にシフトされた状態で出荷される。
【００７０】
＜データの書き込み動作＞
以下、データの書き込み動作について説明する。データの書き込み動作は、すべての強誘電体キャパシタのヒステリシス曲線が負電圧方向にシフトされた半導体記憶装置に対して行なわれる。データの書き込み動作においては、図２に示すスイッチ状態で、図４(b) に示す電圧パルスを印加する。
【００７１】
まず、ワード線起動信号ＰＷＬの印加により、バッファＢＵＦ１はワード線ＷＬに正電圧のパルス（ＶＰＰレベル、例えば３．３Ｖ）を印加してパストランジスタＱ０，Ｑ１を導通状態にする。この状態で、プレート線起動信号ＰＣＰを印加して、バッファＢＵＦ２からプレート線ＣＰに正電圧のパルス（ＶＤＤレベル、例えば１．８Ｖ）を出力する。
【００７２】
次に、書き込みデータが“０”である場合には、図４(b) において実線で示すように、データ入出力ポートＤＬ０にロー電圧を印加し且つデータ入出力ポートＤＬ１にハイ電圧を印加する一方、書き込みデータが“１”である場合には、図４(b) において破線で示すように、データ入出力ポートＤＬ０にハイ電圧を印加し且つデータ入出力ポートＤＬ１にロー電圧を印加した状態で、アンドゲートＡＮＤ０又はアンドゲートＡＮＤ１に書き込み起動信号ＰＤＷを印加する。ハイ電圧が印加されたデータ入出力ポートＤＬ０，ＤＬ１に接続されたアンドゲートＡＮＤ０又はＡＮＤ１は、書き込み起動信号ＰＤＷに同期して正電圧のパルス（ＶＤＷレベル、例えば１．０Ｖ）をビット線ＢＬ０又はＢＬ１に出力する。
【００７３】
以上の書き込み動作においては、プレート線ＣＰに正電圧を印加する場合は強誘電体キャパシタの分極が飽和するような電圧（ＶＤＤ＝１．８Ｖ）を印加し、ビット線ＢＬ０又はＢＬ１に正電圧を印加する場合は強誘電体キャパシタの分極が零となるような電圧（ＶＤＷ＝１．０Ｖ）を選ぶ。すなわち、データ“０”を書き込む場合には、強誘電体キャパシタＣ０，Ｃ１の分極は、図６に示す分極ヒステリシス曲線１３上の点１０及び点１４に位置し、データ“１”を書き込む場合には、強誘電体キャパシタＣ０，Ｃ１の分極は、図６に示す分極ヒステリシス曲線１３上の点１４及び点１０に位置する。このようにして、２つの強誘電体キャパシタＣ０，Ｃ１には、正の分極値と零の分極値とが相補的に書き込まれる。
【００７４】
＜データの読み出し動作＞
以下、データの読み出し動作について説明する。データの読み出し動作は、予めビット線ＢＬ０，ＢＬ１をロー電位にプリチャージしておいてから、図３に示すスイッチ状態で、図４(c) に示す電圧パルスを印加する。
【００７５】
まず、ワード線起動信号ＰＷＬの印加により、バッファＢＵＦ１はワード線ＷＬに正電圧のパルス（ＶＰＰレベル、例えば３．３Ｖ）を印加してパストランジスタＱ０，Ｑ１を導通状態にする。この状態で、プレート線起動信号ＰＣＰを印加して、バッファＢＵＦ２からプレート線ＣＰに正電圧のパルス（ＶＤＤレベル、例えば１．８Ｖ）を出力する。このようにすると、分極が点１０にあった強誘電体キャパシタＣ０，Ｃ１の分極位置は図７(a) に示す軌跡１５を描いて点１６に達する。一方、分極が点１４にあった強誘電体キャパシタＣ０，Ｃ１の分極位置は図７(b) に示す軌跡１７を描いて点１８に達する。
【００７６】
初期の分極状態の点１０と新たな分極状態の点１６との差及び初期の分極状態の点１４と新たな分極状態の点１８との差に相当する電荷が、ビット線ＢＬ０のビット線容量ＣＢＬ０及びビット線ＢＬ１のビット線容量ＣＢＬ１に発生する。この電荷がビット線容量ＣＢＬ０，ＣＢＬ１により電圧変換されたビット線電位をクロスカップルドインバータＩＮＶ０，ＩＮＶ１よりなるセンスアンプによりデータ入出力ポートＤＬ０，ＤＬ１に増幅して出力する。
【００７７】
すなわち、強誘電体キャパシタＣ０，Ｃ１に記憶された分極の位置が点１０及び点１４にあった場合、ビット線ＢＬ０に発生する電荷（点１６−点１０）はビット線ＢＬ１に発生する電荷（点１８−点１４）よりも小さいので、ビット線ＢＬ０はロー電位を出力する。一方、強誘電体キャパシタＣ０，Ｃ１に記憶された分極の位置が点１４及び点１０にあった場合、ビット線ＢＬ０に発生する電荷（点１８−点１４）はビット線ＢＬ１に発生する電荷（点１６−点１０）よりも大きいので、ビット線ＢＬ０はハイ電位を出力する。
【００７８】
前者のように記憶された分極状態はデータ“０”に相当するので、ビット線ＢＬ０からのロー電位の出力をデータ“０”と判定し、後者のように記憶された分極状態はデータ“１”に相当するので、ビット線ＢＬ０からのハイ電位の出力をデータ“１”と判定することにより、データ読み出しが正しく行われる。
【００７９】
データの読み出し後に、プレート線ＣＰはロー電位に復帰される。このとき、２つの強誘電体キャパシタＣ０，Ｃ１の分極は、図７(a) における軌跡１３又は図７(b) における軌跡１９を描いて、点１０又は点２０に達する。
【００８０】
以上の動作により、データの読み出し動作の開始前には分極値が相補的に記憶されていたが、データの読み出し動作により同一極性の分極状態になる破壊読出し動作となっている。
【００８１】
従って、図４(c) において矢印で示したＳＷ切り替えタイミングでスイッチＳＷ１２を右側に切り替えて、アンドゲートＡＮＤ０とビット線ＢＬ０とを接続すると共にアンドゲートＡＮＤ１とビット線ＢＬ１とを接続して、プレート線起動信号ＰＣＰ及び書き込み起動信号ＰＤＷを印加する。このとき、センスアンプは読み出されたデータをラッチしているため、前述のデータ書き込み動作と同様の動作を行なうことにより、データは強誘電体キャパシタに再度書き込まれるので、読み出し動作開始前の相補的な分極状態に復帰し、読み出し動作は完了する。
【００８２】
ところで、第１の実施形態においては、同一分極値の書き込み工程においてバッファＢＵＦ２からプレート線ＣＰに出力する正電圧パルスをＶＤＤレベル（例えば１．８Ｖ）としたが、定格電圧内において、より大きな電圧値のパルスを印加する方が好ましい。より大きな電圧を印加すると、次工程である高温保存工程の時間を短縮することができる。
【００８３】
また、第１の実施形態においては、同一分極値の書き込み工程の後に行なわれる高温保存工程によりヒステリシスをシフトさせた。図８(a) は通常の動作時において半導体記憶装置ひいては強誘電体キャパシタＣ０，Ｃ１が到達する温度（動作温度仕様）の上限よりも高い温度である１５０℃における高温保存時間とヒステリシスの電圧シフトとの関係を示している。
【００８４】
これに代えて、半導体記憶装置の動作温度仕様の上限値又はこれよりも高い温度に設定された炉に半導体記憶装置を投入し、強誘電体キャパシタＣ０，Ｃ１にＡＣ電圧を複数回印加してもよい。この場合、ＡＣ電圧は非対称な波形とし、読み出し工程で強誘電体キャパシタＣ０，Ｃ１に印加される電圧と同じ極性の電圧の絶対値が、強誘電体キャパシタＣ０，Ｃ１に印加される電圧と異なる極性の電圧の絶対値よりも大きくする。具体的には、前述したデータ“０”及びデータ“１”の書き込み動作を繰り返し行なうことにより、相補セルを構成する両方の強誘電体キャパシタＣ０，Ｃ１に非対称なＡＣ電圧が印加される。図８(b) は、動作温度仕様の上限値である８５℃における、＋１．８Ｖ及び−１．２ＶのＡＣ電圧パルスの印加回数とヒステリシスの電圧シフトとの関係を示している。
【００８５】
同一分極値の書き込み工程の後において、高温保存によりヒステリシスをシフトさせたメモリチップと、非対称なＡＣ電圧パルスを印加したメモリチップとにおける高温保存特性を調べたところ、両者のヒステリシスシフト電圧値が同じであっても、高温保存方式よりも非対称ＡＣ電圧パルス方式の方が、優れた高温保存特性を示した。例えば、データが記録された２Ｋビットのメモリセルを１２５℃の環境下で放置した後にデータが正しく読み出せるか否かを確認したところ、非対称ＡＣ電圧パルス方式の場合のエラービット数は高温保存方式の場合のエラービット数の１／１０以下であった。尚、高温保存方式によりヒステリシスシフトを行なったメモリチップは、ヒステリシスをシフトさせていないメモリチップに比べて、高温保存特性が改善できたことは当然である。
【００８６】
さらに、非対称ＡＣ電圧パルス方式の場合に、それぞれの極性パルスを印加する時間を変え、低電圧パルスの印加時間を長くすると、ヒステリシス曲線は正方向にシフトする。このような正のシフト方向においてでも、前述と同様に信頼性の改善が確認できた。従って、非対称ＡＣ電圧パルス方式はヒステリシス曲線のシフト量又はシフト方向に拘わらず信頼性改善に効果がある。
【００８７】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体記憶装置及びその駆動方法について、図９〜図１７を参照しながら説明する。
【００８８】
図９、図１０及び図１１は、第２の実施形態に係る半導体記憶装置におけるメモリセル及びその周辺回路を示しており、図９は強誘電体キャパシタに同一分極値を書き込む際のスイッチの切り替え状態を示し、図１０は強誘電体キャパシタにデータを書き込む際のスイッチの切り替え状態を示し、図１１は強誘電体キャパシタからデータを読み出す際のスイッチの切り替え状態を示している。
【００８９】
図９、図１０及び図１１に示すように、複数のメモリセルがワード線方向及びビット線方向にマトリックス状に配置されており、第１のメモリセルは、強誘電体キャパシタＣ００，Ｃ０１とパストランジスタＱ００，Ｑ０１とを有する２Ｔ２Ｃ型のメモリセルであり、第２のメモリセルは、強誘電体キャパシタＣ１０，Ｃ１１とパストランジスタＱ１０，Ｑ１１とを有する２Ｔ２Ｃ型のメモリセルである。強誘電体キャパシタＣ００，Ｃ０１，Ｃ１０，Ｃ１１の第１の電極は対応するパストランジスタＱ００，Ｑ０１，Ｑ１０，Ｑ１１のソースにそれぞれ接続され、強誘電体キャパシタＣ００，Ｃ０１の第２の電極はセルプレート線ＣＰ０に共通に接続され、強誘電体キャパシタＣ１０，Ｃ１１の第２の電極はセルプレート線ＣＰ１に共通に接続されている。パストランジスタＱ００，Ｑ１０のドレインはサブビット線ＳＢＬ０に共通に接続され、パストランジスタＱ０１，Ｑ１１のドレインはサブビット線ＳＢＬ１に共通に接続されている。サブビット線ＳＢＬ０の一端にはゲイントランジスタＱＧ０のゲート及びリセットトランジスタＱＲ０のドレインが接続され、サブビット線ＳＢＬ１の一端にはゲイントランジスタＱＧ１のゲート及びリセットトランジスタＱＲ１のドレインが接続されている。ゲイントランジスタＱＧ０，ＱＧ１のドレインはビット線ＢＬ０，ＢＬ１に接続され、ゲイントランジスタＱＧ０，ＱＧ１のソースはリセット線ＲＳＴに接続され、リセットトランジスタＱＲ０，ＱＲ１のゲートは読み出しセル選択線ＲＥに接続され、リセットトランジスタＱＲ０，ＱＲ１のソースはリセット線ＲＳＴに接続されている。ビット線ＢＬ０，ＢＬ１の一端には、電源（ＶＤＤ）供給線との間にスイッチＳＷ２１が挿入されているインバータＩＮＶ０，ＩＮＶ１よりなるセンスアンプと、スイッチＳＷ２２とが接続されており、スイッチＳＷ２２によって接地電位（ＶＳＳ）又はデータ入出力ポートが選択できる。センスアンプの出力及び起動信号ＰＤＷＢはノアゲートＮＯＲ０，ＮＯＲ１に入力され、ノアゲートＮＯＲ０，ＮＯＲ１の電源はＶＤＷである。プレート線ＣＰ０，ＣＰ１を駆動するバッファＢＵＦ０２，ＢＵＦ１２の電源には、スイッチＳＷ２３及びＣＰ電圧供給線を介して、電源電圧ＶＤＤ又は読み出し電圧ＶＲＤが供給される。
【００９０】
＜同一分極値の書き込み工程＞
以下、拡散及び検査の工程を終えた半導体記憶装置における、２Ｔ２Ｃ型メモリセルを構成する２つの強誘電体キャパシタに同一の分極値を書き込む工程について説明する。同一の分極値の書き込みは、ビット線ＢＬ０，ＢＬ１をロー電位としておいてから、図９に示すスイッチ状態で、図１２に示す電圧パルスを印加する。
【００９１】
まず、ワード線起動信号ＰＷＬ０の印加により、バッファＢＵＦ０１はワード線ＷＬ０に正電圧のパルス（ＶＰＰレベル、例えば３．３Ｖ）を印加してパストランジスタＱ００，Ｑ０１を導通状態にする。この状態で、プレート線起動信号ＰＣＰ０を印加して、バッファＢＵＦ０２からプレート線ＣＰ０に正電圧のパルス（ＶＤＤレベル、例えば１．８Ｖ）を出力する。このようにすると、２つの強誘電体キャパシタＣ００，Ｃ０１にはプレート線ＣＰ０から電圧ＶＤＤが印加された後に除去されるため、２つの強誘電体キャパシタＣ００，Ｃ０１にはプレート線ＣＰ０により上向きの分極が書き込まれる。
【００９２】
図１５は、強誘電体キャパシタＣ００，Ｃ０１の分極のヒステリシス特性を示しており、図１５においては、プレート線ＣＰ０に正電圧のパルスを印加する場合に、電圧軸の方向を正とすると共に分極の方向が上向きを正にしている。図１２に示すパルスを印加すると、強誘電体キャパシタＣ００，Ｃ０１の分極値は点３０に位置する。
【００９３】
この同一分極値の書き込み工程を、半導体記憶装置におけるすべてのメモリセルの強誘電体キャパシタに対して行なって、すべての強誘電体キャパシタに正の分極値を書き込む。この時点における２つの強誘電体キャパシタＣ００，Ｃ０１及び２つの強誘電体キャパシタＣ１０，Ｃ１１の分極ヒステリシス曲線は、図１５の破線３１で示すように原点に対して対称である。
【００９４】
＜高温保存工程＞
以下、同一分極値の書き込み工程が終了した半導体記憶装置に対して行なう高温保存工程について説明する。
【００９５】
すなわち、半導体記憶装置の動作温度仕様（例えば、−２０〜＋８５℃）よりも高温（例えば、１５０℃）の炉に半導体記憶装置を投入し、この状態で長時間（例えば、１０時間）保存する。全ての強誘電体キャパシタは正の分極状態であるから、ヒステリシス曲線は、図１５の実線３２のように負電圧方向にシフトする。
【００９６】
半導体記憶装置は、前記の同一分極値の書き込み工程及び高温保存工程を施されて、すべての強誘電体キャパシタのヒステリシス曲線が負電圧方向にシフトされた状態で出荷される。
【００９７】
＜データの書き込み動作＞
以下、データの書き込み動作について説明する。データの書き込み動作は、すべての強誘電体キャパシタのヒステリシス曲線が負電圧方向にシフトされた半導体記憶装置に対して行なわれる。データの書き込み動作においては、図１０に示すスイッチ状態で、図１３に示す電圧パルスを印加する。
【００９８】
まず、ワード線起動信号ＰＷＬ０の印加により、バッファＢＵＦ０１はワード線ＷＬ０に正電圧のパルス（ＶＰＰレベル、例えば３．３Ｖ）を印加してパストランジスタＱ００，Ｑ０１を導通状態にする。この状態で、プレート線起動信号ＰＣＰ０を印加して、バッファＢＵＦ０２からプレート線ＣＰ０に正電圧のパルス（ＶＤＤレベル、例えば１．８Ｖ）を出力する。
【００９９】
次に、書き込みデータが“０”である場合には、図１３において破線で示すように、データ入出力ポートＤＬ０にロー電圧を印加し且つデータ入出力ポートＤＬ１にハイ電圧を印加する一方、書き込みデータが“１”である場合には、図１３において実線で示すように、データ入出力ポートＤＬ０にハイ電圧を印加し且つデータ入出力ポートＤＬ１にロー電圧を印加した状態で、ノアゲートＮＯＲ０又はノアゲートＮＯＲ１に書き込み起動信号ＰＤＷＢを印加する。ロー電圧が印加されたデータ入出力ポートＤＬ０，ＤＬ１に接続されたノアゲートＮＯＲ０又はＮＯＲ１は、書き込み起動信号ＰＤＷＢに同期して正電圧のパルス（ＶＤＷレベル、例えば１．０Ｖ）をリセット線ＲＳＴ０又はＲＳＴ１に出力する。
【０１００】
以上の書き込み動作においては、プレート線ＣＰ０に正電圧を印加する場合は強誘電体キャパシタの分極が飽和するような電圧（ＶＤＤ＝１．８Ｖ）を印加し、リセット線ＲＳＴ０又はＲＳＴ１に正電圧を印加する場合は強誘電体キャパシタの分極が零となるような電圧（ＶＤＷ＝１．０Ｖ）を選ぶ。すなわち、データ“０”を書き込む場合には、強誘電体キャパシタＣ００，Ｃ０１の分極は、図１６に示す分極ヒステリシス曲線３３上の点３４及び点３０に位置し、データ“１”を書き込む場合には、強誘電体キャパシタＣ００，Ｃ０１の分極は、分極ヒステリシス曲線３３上の点３０及び点３４に位置する。このようにして、２つの強誘電体キャパシタＣ００，Ｃ０１には、正の分極値と零の分極値とが相補的に書き込まれる。
【０１０１】
＜データの読み出し動作＞
以下、データの読み出し動作について説明する。データの読み出し動作は、予めビット線ＢＬ０，ＢＬ１をロー電位にプリチャージしておくと共に、書き込み起動信号ＰＤＷＢにハイ信号を入力してリセット線ＲＳＴ０，ＲＳＴ１をロー電位にしておいてから、図１１に示すスイッチ状態で、図１４に示す電圧パルスを印加する。
【０１０２】
まず、ワード線起動信号ＰＷＬ０の印加により、バッファＢＵＦ０１はワード線ＷＬ０に正電圧のパルス（ＶＰＰレベル、例えば３．３Ｖ）を印加してパストランジスタＱ００，Ｑ０１を導通状態にする。この状態で、ＲＥ線起動信号ＰＲＥの印加により、バッファＢＵＦＲは読み出しセル選択線ＲＥをロー電位にしてリセットトランジスタＱＲ０，ＱＲ１をオフにする。
【０１０３】
次に、プレート線起動信号ＰＣＰ０の印加により、バッファＢＵＦ０２はプレート線ＣＰ０に正電圧パルス（ＶＲＤレベル、例えば１．２Ｖ）を出力する。このようにすると、サブビット線ＳＢＬ０，ＳＢＬ１には強誘電体キャパシタＣ００，Ｃ０１の容量とゲイントランジスタＱＧ０，ＱＧ１のゲート容量とで容量分割された電位が発生する。この場合、記録されていた分極値が零である強誘電体キャパシタにかかる電圧が、強誘電体膜の抗電圧を超えないように、読み出し電圧ＶＲＤ値及びゲイントランジスタＱＧ０，ＱＧ１のゲート容量を設定しておく。このようにすると、分極が点３０にあった強誘電体キャパシタＣ００，Ｃ０１の分極位置は図１７(a) に示す軌跡３５を描いて点３６に達する。一方、分極が点３４にあった強誘電体キャパシタＣ００，Ｃ０１の分極位置は図１７(b) に示す軌跡３７を描いて点３８に達する。
【０１０４】
初期の分極状態の点３０と新たな分極状態の点３６との差及び初期の分極状態の点３４と新たな分極状態の点３８との差に相当する電荷が、サブビット線ＳＢＬ０，ＳＢＬ１の容量に発生する。この電荷がゲート容量により電圧変換された電位に応じて、ゲイントランジスタＱＧ０，ＱＧ１のドレイン・ソース間抵抗は変化する。この電位の変化をビット線ＢＬ０，ＢＬ１の一端に接続されたクロスカップルドインバータＩＮＶ０，ＩＮＶ１よりなるセンスアンプにより検出し、検出された電位をデータ入出力ポートＤＬ０，ＤＬ１に増幅して出力する。
【０１０５】
すなわち、強誘電体キャパシタＣ００，Ｃ０１に記憶された分極の位置が点３０及び点３４にあった場合、サブビット線ＳＢＬ０に発生する電荷（点３６−点３０）はサブビット線ＳＢＬ１に発生する電荷（点３８−点３４）よりも小さく、ゲイントランジスタＱＧ０のドレイン・ソース間抵抗は大きいので、ビット線ＢＬ０はハイ電位を出力する。一方、強誘電体キャパシタＣ００，Ｃ０１に記憶された分極の位置が点３４及び点３０にあった場合、サブビット線ＳＢＬ０に発生する電荷（点３８−点３４）はサブビット線ＳＢＬ１に発生する電荷（点３６−点３０）よりも大きく、ゲイントランジスタＱＧ０のドレイン・ソース間抵抗は小さいので、ビット線ＢＬ０はロー電位を出力する。
【０１０６】
前者のように記憶された分極状態はデータ“１”に相当するので、ビット線ＢＬ０からのハイ電位の出力をデータ“１”と判定し、後者のように記憶された分極状態はデータ“０”に相当するので、ビット線ＢＬ０からのロー電位の出力をデータ“０”と判定することにより、データ読み出しが正しく行われる。
【０１０７】
データの読み出し後に、プレート線ＣＰ０はロー電位に復帰される。このとき、２つの強誘電体キャパシタＣ００，Ｃ０１の分極は、図１７(a) における軌跡３５又は図１７(b) における軌跡３７を描いて、点３０又は点４０に達する。
【０１０８】
次に、読み出しセル選択線ＲＥをハイ電位にしてリセットトランジスタＱＲ０，ＱＲ１をオンにすると、強誘電体キャパシタＣ００，Ｃ０１の電極間電圧は零となるので、点４０にあった強誘電体キャパシタＣ００，Ｃ０１の分極は点３４に移動する。
【０１０９】
以上の動作により、読み出し動作開始前に記憶されていた分極の位置である点３０及び点３４が、読み出し動作後も同一分極となっているので、非破壊読出し動作となっている。従って、第２の実施形態によると、データの読み出し動作後にデータを再書き込みする動作は不要になる。
【０１１０】
（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体記憶装置及びその駆動方法について、図１８〜図２１を参照しながら説明する。
【０１１１】
図１８、図１９及び図２０は、第３の実施形態に係る半導体記憶装置におけるメモリセル及びその周辺回路を示しており、図１８は強誘電体キャパシタに同一分極値を書き込む際のスイッチの切り替え状態を示し、図１９は強誘電体キャパシタにデータを書き込む際のスイッチの切り替え状態を示し、図２０は強誘電体キャパシタからデータを読み出す際のスイッチの切り替え状態を示している。
【０１１２】
図１８、図１９及び図２０に示すように、メモリセルは、１つの強誘電体キャパシタと１つのパストランジスタとを有しており、いわゆる１Ｔ１Ｃ型のメモリセルである。第３の実施形態に係る半導体記憶装置は、強誘電体キャパシタＣ０及びパストランジスタＱ０からなるメモリセルと、強誘電体キャパシタＣ１及びパストランジスタＱ１からなるメモリセルとを有している。強誘電体キャパシタＣ０，Ｃ１の第１の電極はパストランジスタＱ０，Ｑ１のソースに接続され、強誘電体キャパシタＣ０，Ｃ１の第２の電極はセルプレート線ＣＰ０，ＣＰ１に接続されている。パストランジスタＱ０，Ｑ１のドレインはビット線ＢＬ０に接続され、ビット線ＢＬ０の容量はＣＢＬ０で表わされている。パストランジスタＱ０，Ｑ１のゲートはワード線ＷＬ０，ＷＬ１に接続されている。
【０１１３】
また、第３の実施形態に係る半導体記憶装置は、データを記憶するメモリセルと同様の構成を有する２つのメモリセルからなるリファレンスセルを備えている。リファレンスセルの強誘電体キャパシタはＣＲ０，ＣＲ１であり、リファレンスセルのパストランジスタはＱＲ０，ＱＲ１である。リファレンスセルにおいては、強誘電体キャパシタＣＲ０，ＣＲ１の第１の電極はパストランジスタＱＲ０，ＱＲ１のソースに接続され、強誘電体キャパシタＣＲ０，ＣＲ１の第２の電極はセルプレート線ＣＰＲに接続されている。パストランジスタＱＲ０，ＱＲ１のドレインはビット線ＢＬＲ０，ＢＬＲ１に接続され、ビット線ＢＬＲ０，ＢＬＲ１の容量はＣＢＬＲ０，ＣＢＬＲ１で表わされている。尚、各ビット線容量ＣＢＬＲ０，ＣＢＬＲ１は互いに等しい容量値を有している。パストランジスタＱＲ０，ＱＲ１のゲートはワード線ＷＬＲに接続されている。
【０１１４】
ビット線ＢＬ０，ＢＬＲ０，ＢＬＲ１の各一端部はスイッチＳＷ３１に接続されており、スイッチＳＷ３１の一方の端子はインバータＩＮＶ０及びインバータＩＮＶ１よりなるセンスアンプに接続されていると共に、スイッチＳＷ３１の他方の端子はアンドゲートＡＮＤ０，ＡＮＤＲ０，ＡＮＤＲ１にそれぞれ接続されている。センスアンプを構成するインバータＩＮＶ０，ＩＮＶ１の電源供給線ＶＤＤにはスイッチＳＷ３２が接続されていると共に、センスアンプの出力はアンドゲートＡＮＤ０，ＡＮＤＲ０及びスイッチＳＷ３３，ＳＷ３４に接続されている。
【０１１５】
スイッチＳＷ３３，ＳＷ３４の一方の端子は電源（ＶＤＤ）に接続されていると共に、スイッチの他方の端子はデータ入出力ポートＤＬ０，ＤＬＲとなっている。また、アンドゲートＡＮＤ０，ＡＮＤＲ０，ＡＮＤＲ１には書き込み起動信号ＰＤＷが接続され、アンドゲートＡＮＤ０，ＡＮＤＲ０，ＡＮＤＲ１の電源はＶＤＷである。
【０１１６】
ワード線ＷＬ０，ＷＬ１，ＷＬＲには、ワード線起動信号ＰＷＬ０，ＰＷＬ１，ＰＷＬＲに対応してバッファＢＷ０，ＢＷ１，ＢＷＲからＶＰＰレベルのパルスが印加され、プレート線ＣＰ０，ＣＰ１，ＣＰＲにはプレート線起動信号ＰＣＰ０，ＰＣＰ１，ＰＣＰＲに対応してバッファＢＣ０，ＢＣ１，ＢＣＲからＶＤＤレベルのパルスが印加される。
【０１１７】
スイッチＳＷ３１〜ＳＷ３４は、強誘電体キャパシタに対する動作に応じて切り替えられ、図１８はメモリセル及びリファレンスセルを構成する強誘電体キャパシタに同一分極値を書き込む際のスイッチ状態を示し、図１９はメモリセル又はリファレンスセルの強誘電体キャパシタにデータを書き込む際のスイッチ状態を示し、図２０はメモリセルの強誘電体キャパシタからデータを読み出す際のスイッチ状態を示している。
【０１１８】
＜同一分極値の書き込み工程＞
以下、拡散及び検査の工程を終えた半導体記憶装置における強誘電体キャパシタに同一の分極値を書き込む工程について説明する。同一の分極値の書き込みは、ビット線ＢＬ０，ＢＬＲ０，ＢＬＲ１をロー電位としておいてから、図１８に示すスイッチ状態で、図２１(a) に示す電圧パルスを各メモリセル及びリファレンスセルに順次印加する。以下、強誘電体キャパシタＣ０への書き込みを例にとって説明する。
【０１１９】
まず、ワード線起動信号ＰＷＬ０の印加により、バッファＢＷ０はワード線ＷＬ０に正電圧のパルス（ＶＰＰレベル、例えば３．３Ｖ）を印加してパストランジスタＱ０を導通状態にする。この状態で、プレート線起動信号ＰＣＰ０を印加して、バッファＢＣ０からプレート線ＣＰ０に正電圧のパルス（ＶＤＤレベル、例えば１．８Ｖ）を出力する。このようにすると、強誘電体キャパシタＣ０にはプレート線ＣＰ０から電圧ＶＤＤが印加された後に除去されるため、強誘電体キャパシタＣ０にはプレート線ＣＰ０により上向きの分極が書き込まれる。
【０１２０】
この書き込み工程により、第１の実施形態で説明したように、強誘電体キャパシタＣ０の分極のヒステリシス特性を示す図５において、強誘電体キャパシタＣ０の分極値は点１０に位置することとなる。
【０１２１】
この同一分極値の書き込み工程を、半導体記憶装置におけるすべてのメモリセル及びリファレンスセルの強誘電体キャパシタに対して行なって、すべての強誘電体キャパシタに正の分極値を書き込む。この時点における強誘電体キャパシの分極ヒステリシス曲線は、図５の破線１１で示すように原点に対して対称である。
【０１２２】
＜高温保存工程＞
以下、同一分極値の書き込み工程が終了した半導体記憶装置に対して行なう高温保存工程について説明する。
【０１２３】
すなわち、半導体記憶装置の動作温度仕様（例えば、−２０〜＋８５℃）よりも高温（例えば、１５０℃）の炉に半導体記憶装置を投入し、この状態で長時間（例えば、１０時間）保存する。全ての強誘電体キャパシタは正の分極状態であるから、ヒステリシス曲線は図５の実線１２のように負電圧方向にシフトする。
【０１２４】
＜リファレンスデータ書き込み工程＞
以下、高温保存工程が終了した半導体記憶装置におけるリファレンスセルにデータを書き込む工程について説明する。
【０１２５】
リファレンスセルにデータを書き込む動作においては、図１９に示すスイッチ状態で、図２１(b) に示す電圧パルスを印加する。
【０１２６】
まず、ワード線起動信号ＰＷＬＲの印加により、バッファＢＷＲはワード線ＷＬＲに正電圧のパルス（ＶＰＰレベル、例えば３．３Ｖ）を印加してパストランジスタＱＲ０，ＱＲ１を導通状態にする。この状態で、プレート線起動信号ＰＣＰＲを印加して、バッファＢＣＲからプレート線ＣＰＲに正電圧のパルス（ＶＤＤレベル、例えば１．８Ｖ）を出力する。
【０１２７】
データ入出力ポートＤＬＲにはロー電圧を印加し、アンドゲートＡＮＤＲ０はビット線ＢＬＲ０にロー電圧を出力する。一方、アンドゲートＡＮＤＲ１は書き込み起動信号ＰＤＷに同期して正電圧のパルス（ＶＤＷレベル、例えば１．０Ｖ）をビット線ＢＬＲ１に出力する。
【０１２８】
以上の書き込み動作においては、プレート線ＣＰＲに正電圧を印加する場合は強誘電体キャパシタの分極が飽和するような電圧（ＶＤＤ＝１．８Ｖ）を印加し、ビット線ＢＬＲ１に正電圧を印加する場合は強誘電体キャパシタの分極が零となるような電圧（ＶＤＷ＝１．０Ｖ）を選ぶ。すなわち、第１の実施形態の説明で使用した図６において、強誘電体キャパシタＣＲ０，ＣＲ１の分極は、分極ヒステリシス曲線１３上の点１０及び点１４に位置する。このようにして、２つの強誘電体キャパシタＣＲ０，ＣＲ１には、正の分極値と零の分極値とが相補的に書き込まれる。
【０１２９】
半導体記憶装置は、前述の同一分極値の書き込み工程及び高温保存工程が施されることにより、すべての強誘電体キャパシタのヒステリシス曲線が負電圧方向にシフトされた状態で、リファレンスデータ書き込み工程が施され、その後に出荷される。
【０１３０】
＜データの書き込み動作＞
以下、データの書き込み動作について説明する。データの書き込み動作は、すべての強誘電体キャパシタのヒステリシス曲線が負電圧方向にシフトされた半導体記憶装置に対して行なわれる。データの書き込み動作においては、図１９に示すスイッチ状態で、図２１(c) に示す電圧パルスを各メモリセルに印加する。以下、強誘電体キャパシタＣ０への書き込みを例にとって説明する。
【０１３１】
まず、ワード線起動信号ＰＷＬ０の印加により、バッファＢＷ０はワード線ＷＬ０に正電圧のパルス（ＶＰＰレベル、例えば３．３Ｖ）を印加してパストランジスタＱ０を導通状態にする。この状態で、プレート線起動信号ＰＣＰ０を印加して、バッファＢＣ０からプレート線ＣＰ０に正電圧のパルス（ＶＤＤレベル、例えば１．８Ｖ）を出力する。
【０１３２】
次に、書き込みデータが“０”である場合にはデータ入出力ポートＤＬ０にハイ電圧を印加し、書き込みデータが“１”である場合にはデータ入出力ポートＤＬ０にロー電圧を印加した状態で、アンドゲートＡＮＤ０に書き込み起動信号ＰＤＷを印加する。データ入出力ポートＤＬ０に入力した電圧に対応して、アンドゲートＡＮＤ０はロー電圧、又は書き込み起動信号ＰＤＷに同期して正電圧のパルス（ＶＤＷレベル、例えば１．０Ｖ）をビット線ＢＬ０に出力する。
【０１３３】
以上の書き込み動作においては、プレート線ＣＰ０に正電圧を印加する場合は強誘電体キャパシタの分極が飽和するような電圧（ＶＤＤ＝１．８Ｖ）を印加し、ビット線ＢＬ０に正電圧を印加する場合は強誘電体キャパシタの分極が零となるような電圧（ＶＤＷ＝１．０Ｖ）を選ぶ。すなわち、データ“０”を書き込む場合には、強誘電体キャパシタＣ０の分極は、図６に示す分極ヒステリシス曲線１３上の点１４に位置し、データ“１”を書き込む場合には点１０に位置する。
【０１３４】
＜データの読み出し動作＞
以下、データの読み出し動作について説明する。データの読み出し動作は、予めビット線ＢＬ０，ＢＬＲ０，ＢＬＲ１をロー電位にプリチャージしておいてから、図２０に示すスイッチ状態で、図２１(d) に示す電圧パルスを印加する。以下、データ"１"が記録された強誘電体キャパシタＣ０からの読み出しを例にとって説明する。
【０１３５】
まず、ワード線起動信号ＰＷＬ０，ＰＷＬＲの印加により、バッファＢＷ０，ＢＷＲはワード線ＷＬ０，ＷＬＲに正電圧のパルス（ＶＰＰレベル、例えば３．３Ｖ）を印加してパストランジスタＱ０，ＱＲ０，ＱＲ１を導通状態にする。この状態で、プレート線起動信号ＰＣＰ０，ＰＣＰＲを印加して、バッファＢＣ０，ＢＣＲからプレート線ＣＰ０，ＣＰＲに正電圧のパルス（ＶＤＤレベル、例えば１．８Ｖ）を出力する。このようにすると、分極が点１０にあった強誘電体キャパシタＣ０およびＣＲ０の分極位置は図７(a) に示す軌跡１５を描いて点１６に達する。一方、分極が点１４にあった強誘電体キャパシタＣＲ１の分極位置は図７(b) に示す軌跡１７を描いて点１８に達する。
【０１３６】
初期の分極状態の点１０と新たな分極状態の点１６との差及び初期の分極状態の点１４と新たな分極状態の点１８との差に相当する電荷が、ビット線ＢＬ０のビット線容量ＣＢＬ０、ビット線ＢＬＲ０のビット線容量ＣＢＬＲ０、及びビット線ＢＬＲ１のビット線容量ＣＢＬＲ１に発生する。分極状態が点１０にあった場合にビット線はロー電位（Ｖｌｏ）となり、点１４にあった場合にビット線はハイ電位（Ｖｈｉ）となる。ところで、ビット線ＢＬＲ０とＢＬＲ１は短絡されているために電荷は混合され、ビット線電位はＶｌｏとＶｈｉの中間電位（Ｖｍｉ）となる。すなわち、メモリセルが接続されたビット線ＢＬ０の電位はＶｌｏとなり、リファレンスセルが接続されたビット線ＢＬＲ０，ＢＬＲ１の電位はＶｍｉとなる。このビット線電位差は、クロスカップルドインバータＩＮＶ０，ＩＮＶ１よりなるセンスアンプにより増幅され、データ入出力ポートＤＬ０にロー電位を出力する。
【０１３７】
一方、強誘電体キャパシタＣ０にはデータ“０”が記録されていた場合、分極状態は点１４にあるからビット線ＢＬ０の電位はＶｈｉとなる。リファレンスセルが接続されたビット線ＢＬＲ０，ＢＬＲ１の電位Ｖｍｉとの電位差はセンスアンプにより増幅され、データ入出力ポートＤＬ０にハイ電位を出力する。
【０１３８】
ビット線ＢＬ０からのロー電位の出力をデータ“０”と判定し、ビット線ＢＬ０からのハイ電位の出力をデータ“１”と判定することにより、データ読み出しが正しく行われる。
【０１３９】
データの読み出し後に、プレート線ＣＰはロー電位に復帰される。このとき、強誘電体キャパシタＣ０，ＣＲ０，ＣＲ１の分極は、図７(a) における軌跡１３又は図７(b) における軌跡１９を描いて、点１０又は点２０に達する。
【０１４０】
以上の動作により、強誘電体キャパシタＣ０，ＣＲ０，ＣＲ１の分極状態は破壊され、すべて同一極性の分極状態になった。
【０１４１】
従って、図２１(d) において矢印で示したＳＷ切り替えタイミングでスイッチＳＷ３１を右側に切り替えて、アンドゲートＡＮＤ０，ＡＮＤＲ０，ＡＮＤＲ１とビット線ＢＬ０，ＢＬＲ０，ＢＬＲ１とをして、プレート線起動信号ＰＣＰ０，ＰＣＰＲ及び書き込み起動信号ＰＤＷを印加する。このとき、センスアンプは読み出されたデータをラッチしているため、データはメモリセルの強誘電体キャパシタＣ０に再度書き込まれ、かつリファレンスセルの強誘電体キャパシタＣＲ０，ＣＲ１は相補的な分極状態に復帰され、読み出し動作は完了する。
【０１４２】
第３の実施形態では、同一分極値の書き込み工程においてバッファＢＣ０，ＢＣ１，ＢＣＲからプレート線ＣＰに出力する正電圧パルスをＶＤＤレベル、例えば１．８Ｖとしたが、定格電圧内でより大きな電圧値のパルスを印加する方が好ましい。大電圧とすることにより、次工程の高温保存工程時間を短縮することができる。
【０１４３】
【発明の効果】
本発明に係る半導体記憶装置によると、読み出し電圧を印加した後においてヒステリシス曲線がシフトしないので、データを読み出す際のマージンが増加する。
【０１４４】
本発明に係る第１の半導体記憶装置の製造方法によると、半導体記憶装置を製造する工程において、強誘電体キャパシタのヒステリシス曲線を読み出し電圧の極性と逆の電圧側に確実にシフトさせることができる。
【０１４５】
本発明に係る第２の半導体記憶装置の製造方法によると、いわゆる２Ｔ２Ｃ型の半導体記憶装置を製造する工程において、一対の強誘電体キャパシタのヒステリシス曲線を読み出し電圧の極性と逆の電圧側に確実にシフトさせることができる。
【０１４６】
本発明に係る第３の半導体記憶装置の製造方法によると、いわゆる１Ｔ１Ｃ型の半導体記憶装置を製造する工程において、第１及び第２の強誘電体キャパシタのヒステリシス曲線を読み出し電圧の極性と逆の電圧側に確実にシフトさせることができる。
【０１４７】
本発明に係る半導体記憶装置の駆動方法によると、強誘電体膜の疲労劣化を抑制できるので、半導体記憶装置の信頼性を向上させることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体記憶装置におけるメモリセル及びその周辺回路であって、強誘電体キャパシタに同一分極値を書き込む際のスイッチの切り替え状態を示す図である。
【図２】本発明の第１の実施形態に係る半導体記憶装置におけるメモリセル及びその周辺回路であって、強誘電体キャパシタにデータを書き込む際のスイッチの切り替え状態を示す図である。
【図３】本発明の第１の実施形態に係る半導体記憶装置におけるメモリセル及びその周辺回路であって、強誘電体キャパシタからデータを読み出す際のスイッチの切り替え状態を示す図である。
【図４】 (a) 、(b) 及び(c) は、本発明の第１の実施形態に係る半導体記憶装置に印加する電圧パルスを示す図であって、(a) は同一分極値を書き込む場合を示し、(b) はデータを書き込む場合を示し、(c) はデータを読み出す場合を示している。
【図５】本発明の第１の実施形態に係る半導体記憶装置を構成する強誘電体キャパシタの分極のヒステリシス特性を示す図である。
【図６】本発明の第１の実施形態に係る半導体記憶装置を構成する強誘電体キャパシタにデータを書き込んだときの分極のヒステリシス特性を示す図である。
【図７】 (a) 及び(b) は、本発明の第１の実施形態に係る半導体記憶装置を構成する強誘電体キャパシタからデータを読み出したときの分極のヒステリシス特性を示す図である。
【図８】 (a) は、本発明の第１の実施形態に係る半導体記憶装置を１５０℃で保存したときの高温保存時間とヒステリシスの電圧シフトとの関係を示す図であり、(b) は本発明の第１の実施形態に係る半導体記憶装置に対して８５℃において＋１．８Ｖ及び−１．２Ｖの非対称のＡＣ電圧パルスを印加したときのＡＣ電圧パルスの印加回数とヒステリシスの電圧シフトとの関係を示す図である。
【図９】本発明の第２の実施形態に係る半導体記憶装置におけるメモリセル及びその周辺回路であって、強誘電体キャパシタに同一分極値を書き込む際のスイッチの切り替え状態を示す図である。
【図１０】本発明の第２の実施形態に係る半導体記憶装置におけるメモリセル及びその周辺回路であって、強誘電体キャパシタにデータを書き込む際のスイッチの切り替え状態を示す図である。
【図１１】本発明の第２の実施形態に係る半導体記憶装置におけるメモリセル及びその周辺回路であって、強誘電体キャパシタからデータを読み出す際のスイッチの切り替え状態を示す図である。
【図１２】本発明の第２の実施形態に係る半導体記憶装置に同一分極値を書き込む際に印加する電圧パルスを示す図である。
【図１３】本発明の第２の実施形態に係る半導体記憶装置にデータを書き込む際に印加する電圧パルスを示す図である。
【図１４】本発明の第２の実施形態に係る半導体記憶装置からデータを読み出す際に印加する電圧パルスを示す図である。
【図１５】本発明の第２の実施形態に係る半導体記憶装置を構成する強誘電体キャパシタの分極のヒステリシス特性を示す図である。
【図１６】本発明の第２の実施形態に係る半導体記憶装置を構成する強誘電体キャパシタにデータを書き込んだときの分極のヒステリシス特性を示す図である。
【図１７】 (a) 及び(b) は、本発明の第２の実施形態に係る半導体記憶装置を構成する強誘電体キャパシタからデータを読み出したときの分極のヒステリシス特性を示す図である。
【図１８】本発明の第３の実施形態に係る半導体記憶装置におけるメモリセル及びその周辺回路であって、強誘電体キャパシタに同一分極値を書き込む際のスイッチの切り替え状態を示す図である。
【図１９】本発明の第３の実施形態に係る半導体記憶装置におけるメモリセル及びその周辺回路であって、強誘電体キャパシタにデータを書き込む際のスイッチの切り替え状態を示す図である。
【図２０】本発明の第３の実施形態に係る半導体記憶装置におけるメモリセル及びその周辺回路であって、強誘電体キャパシタからデータを読み出す際のスイッチの切り替え状態を示す図である。
【図２１】 (a) 、(b) 、(c) 及び(d) は、本発明の第３の実施形態に係る半導体記憶装置に印加する電圧パルスを示す図であって、(a) は同一分極値を書き込む場合を示し、(b) はリファレンスセルにデータを書き込む場合を示し、(c) はメモリセルセルにデータを書き込む場合を示し、(d) はデータを読み出す場合を示している。
【図２２】従来の半導体記憶装置におけるメモリセル及びその周縁回路を示す図である。
【図２３】従来の半導体記憶装置を構成する強誘電体キャパシタの分極のヒステリシス特性を示す図である。
【図２４】従来の半導体記憶装置を構成する強誘電体キャパシタにデータを書き込んだときの分極のヒステリシス特性を示す図である。
【図２５】従来の半導体記憶装置を構成する強誘電体キャパシタからデータを読み出したときの分極のヒステリシス特性を示す図である。
【図２６】 (a) 及び(b) は、従来の半導体記憶装置を構成する強誘電体キャパシタに相補データを書き込んだときの分極のヒステリシス特性を示す図である。
【符号の説明】
Ｃ０、Ｃ１ 強誘電体キャパシタ
Ｑ０、Ｑ１ パストランジスタ
ＣＰ セルプレート線
ＢＬ０、ＢＬ１ ビット線
ＣＢＬ０、ＣＢＬ１ ビット線容量
ＷＬ ワード線
ＳＷ１１、ＳＷ１２、ＳＷ１３ スイッチ
ＩＮＶ０、ＩＮＶ１ インバータ
ＢＵＦ１、ＢＵＦ２ バッファ
ＡＮＤ０、ＡＮＤ１ アンドゲート
ＳＷ１１、ＳＷ１２、ＳＷ１３ スイッチ
ＤＬ０、ＤＬ１ データ入出力ポート
ＰＷＬ ワード線起動信号
ＰＣＰ プレート線起動信号
ＰＤＷ 書き込み起動信号
Ｃ００、Ｃ０１、Ｃ１０、Ｃ１１ 強誘電体キャパシタ
Ｑ００、Ｑ０１、Ｑ１０、Ｑ１１、 パストランジスタ
ＱＧ０、ＱＧ１ ゲイントランジスタ
ＱＲ０、ＱＲ１ リセットトランジスタ
ＣＰ０、ＣＰ１ セルプレート線
ＢＬ０、ＢＬ１ ビット線
ＳＢＬ０、ＳＢＬ１ サブビット線
ＷＬ０、ＷＬ１ ワード線
ＲＳＴ リセット線
ＲＥ 読み出しセル選択線
ＳＷ２１、ＳＷ２２、ＳＷ２３ スイッチ
ＩＮＶ０、ＩＮＶ１ インバータ
ＢＵＦ０１、ＢＵＦ０２、ＢＵＦ１１、ＢＵＦ１２ バッファ
ＮＯＲ０、ＮＯＲ１ ノアゲート
ＳＷ２１、ＳＷ２２、ＳＷ２３ スイッチ
ＤＬ０、ＤＬ１ データ入出力ポート
ＰＷＬ０、ＰＷＬ１ ワード線起動信号
ＰＣＰ０、ＰＣＰ１ プレート線起動信号
ＰＤＷＢ 書き込み起動信号
Ｃ０、Ｃ１、ＣＲ０、ＣＲ１ 強誘電体キャパシタ
Ｑ０、Ｑ１、ＱＲ０、ＱＲ１ パストランジスタ
ＣＰ０、ＣＰ１、ＣＰＲ プレート線
ＢＬ０、ＢＬＲ０、ＢＬＲ１ ビット線
ＣＢＬ０、ＣＢＬＲ０、ＣＢＲＬ１ ビット線容量
ＷＬ０、ＷＬ１、ＷＬＲ ワード線
ＳＷ３１、ＳＷ３２、ＳＷ３３、ＳＷ３４ スイッチ
ＩＮＶ０、ＩＮＶ１ インバータ
ＡＮＤ０、ＡＮＤＲ０、ＡＮＤＲ１ アンドゲート
ＢＷ０、ＢＷ１、ＢＷＲ、ＢＣ０、ＢＣ１、ＢＣＲ バッファ
ＤＬ０、ＤＬＲ データ入出力ポート
ＰＷＬ０、ＰＷＬ１、ＰＷＬＲ ワード線起動信号
ＰＣＰ０、ＰＣＰ１、ＰＣＰＲ プレート線起動信号
ＰＤＷ 書き込み起動信号
Claims (6)
- 相補データを分極値として記憶する一対の強誘電体キャパシタとソースが前記一対の強誘電体キャパシタのそれぞれの一方の電極に接続され且つドレインが一対のビットラインのそれぞれに接続された一対のパストランジスタとをそれぞれ有する複数のメモリセルと、
前記複数のメモリセルのうちデータの読み出し対象となるメモリセルを構成する前記一対の強誘電体キャパシタのそれぞれの両電極間に、前記一対の強誘電体キャパシタに記憶される分極状態をそれぞれ同一極性とする読み出し電圧を印加する電圧印加手段と、
前記一対の強誘電体キャパシタのそれぞれの両電極間に前記読み出し電圧が印加されたときの前記一対の強誘電体キャパシタの分極値をそれぞれ検出することにより、前記一対の強誘電体キャパシタに記憶されている相補データを読み出す読み出し手段とを備え、
前記一対の強誘電体キャパシタのそれぞれのヒステリシス曲線は、前記読み出し電圧の極性と逆の電圧側にシフトしていることを特徴とする半導体記憶装置。 - 前記一対の強誘電体キャパシタに同一の分極値を書き込む手段をさらに備えていることを特徴とする請求項１に記載の半導体記憶装置。
- 二値データを分極値として記憶する１つの第１の強誘電体キャパシタとソースが前記第１の強誘電体キャパシタに接続され且つドレインが第１のビットラインに接続された第１のパストランジスタとをそれぞれ有する複数のメモリセルと、
二値データを分極値として記憶する第２の強誘電体キャパシタとソースが前記第２の強誘電体キャパシタに接続され且つドレインが第２のビットラインに接続された第２のパストランジスタとを有するリファレンスセルと、
前記複数のメモリセルのうちデータの読み出し対象となるメモリセルを構成する前記第１の強誘電体キャパシタの両電極間に第１の読み出し電圧を印加する第１の電圧印加手段と、
前記第２の強誘電体キャパシタの両電極間に第２の読み出し電圧を印加する第２の電圧印加手段とをさらに備え、
前記第１の読み出し電圧及び前記第２の読み出し電圧は、前記第１の強誘電体キャパシタに記憶される分極状態と前記第２の強誘電体キャパシタに記憶される分極状態をそれぞれ同一極性とするような電圧値であり、
前記読み出し手段は、前記第１の強誘電体キャパシタの両電極間に前記第１の読み出し電圧が印加されたときの前記第１の強誘電体キャパシタの分極値と、前記第２の強誘電体キャパシタの両電極間に前記第２の読み出し電圧が印加されたときの前記第２の強誘電体キャパシタの分極値とを比較して、前記第１の強誘電体キャパシタに記憶されている二値データを読み出し、
前記第１の強誘電体キャパシタのヒステリシス曲線は、前記第１の読み出し電圧の極性と逆の電圧側にシフトしており、前記第２の強誘電体キャパシタのヒステリシス曲線は、前記第２の読み出し電圧の極性と逆の電圧側にシフトしていることを特徴とする半導体記憶装置。 - 前記リファレンスセルは、相補データの一方と対応する分極値を記憶する前記第２の強誘電体キャパシタを有する第１のリファレンスセルと、相補データの他方と対応する分極値を記憶する前記第２の強誘電体キャパシタを有する第２のリファレンスセルとからなり、
前記第１の強誘電体キャパシタ及び前記第２の強誘電体キャパシタに同一の分極値を書き込む手段をさらに備えていることを特徴とする請求項３に記載の半導体記憶装置。 - 相補データを分極値として記憶する一対の強誘電体キャパシタとソースが前記一対の強誘電体キャパシタのそれぞれに接続され且つドレインが一対のビットラインのそれぞれに接続されたパストランジスタとをそれぞれ有する複数のメモリセルを含む半導体記憶装置の駆動方法であって、
前記複数のメモリセルのうちデータの読み出し対象となるメモリセルを構成する前記一対の強誘電体キャパシタのそれぞれの両電極間に、前記一対の強誘電体キャパシタに記憶 される分極状態をそれぞれ同一極性とする読み出し電圧を印加する工程と、
前記一対の強誘電体キャパシタのそれぞれの両電極間に前記読み出し電圧が印加されたときの前記一対の強誘電体キャパシタのそれぞれの分極値を検出することにより、前記一対の強誘電体キャパシタに記憶されている相補データを読み出す工程とを備え、
前記一対の強誘電体キャパシタのそれぞれのヒステリシス曲線は、前記読み出し電圧の極性と逆の電圧側にシフトしていることを特徴とする半導体記憶装置の駆動方法。 - 二値データを分極値として記憶する１つの第１の強誘電体キャパシタとソースが前記第１の強誘電体キャパシタに接続され且つドレインがビットラインに接続された第１のパストランジスタとをそれぞれ有する複数のメモリセルと、二値データを分極値として記憶する第２の強誘電体キャパシタとソースが前記第２の強誘電体キャパシタに接続され且つドレインがビットラインに接続された第２のパストランジスタとを有するリファレンスセルとを含む半導体記憶装置の駆動方法であって、
前記複数のメモリセルのうちデータの読み出し対象となるメモリセルを構成する前記第１の強誘電体キャパシタの両電極間に第１の読み出し電圧を印加する工程と、
前記第２の強誘電体キャパシタの両電極間に第２の読み出し電圧を印加する工程と、
前記第１の強誘電体キャパシタの両電極間に前記第１の読み出し電圧が印加されたときの前記第１の強誘電体キャパシタの分極値と、前記第２の強誘電体キャパシタの両電極間に前記第２の読み出し電圧が印加されたときの前記第２の強誘電体キャパシタの分極値とを比較して、前記第１の強誘電体キャパシタに記憶されている二値データを読み出す工程とを備え、
前記第１の読み出し電圧及び前記第２の読み出し電圧は、前記第１の強誘電体キャパシタに記憶される分極状態と前記第２の強誘電体キャパシタに記憶される分極状態をそれぞれ同一極性とするような電圧値であり、
前記第１の強誘電体キャパシタのヒステリシス曲線は、前記第１の読み出し電圧の極性と逆の電圧側にシフトしており、前記第２の強誘電体キャパシタのヒステリシス曲線は、前記第２の読み出し電圧の極性と逆の電圧側にシフトしていることを特徴とする半導体記憶装置の駆動方法。
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