JP2006521645A5 - - Google Patents

Description

電荷検出素子およびそれが設けられたマトリックス上でアドレス指定可能なメモリ素子

本発明は、電荷基準手段および感度増幅器システムを含み、特に、受動的にアドレス指定可能な電荷蓄積手段の電荷を検出するための電荷検出素子に関するものである。また、本発明は、複数の受動的にアドレス指定可能な電荷蓄積手段の電荷を検出するための電荷検出素子に関するものである。

結果的に、本発明は、ヒステリシスを有する電気的に分極可能な誘電メモリ材料、特に、強誘電性材料あるいはエレクトレット材料からなる、受動的にアドレス指定可能な不揮発性メモリ素子に関するものである。ここで、前記メモリ材料は、各々、アドレス指定平行電極の第一の組と第二の組に接触する層に設けられ、第一の組の電極は、メモリ素子のワード線を構成し、第二の組の電極と実質的に直交する位置関係で設けられ、後者の第二の組の電極は、メモリ素子のビット線を構成している。また、ワード線とビット線との交点のメモリ材料に、キャパシタと類似の構造をもつメモリセルが定義されている。また、各メモリセルは、ワード線とビット線による書き込み／読み取り操作のために、選択的にアドレス指定することが可能となっている。また、メモリセルに対する書き込み操作は、セルを定義する各ワード線とビット線によりセルに印加される電圧により、セル中に所望の分極状態を確立することにより行われる。また、前記印加電圧は、決定された分極状態をメモリセル中に確立するか、もしくは、それらの分極状態の間を切り換えることが可能となっている。また、読み取り操作は、メモリセルに電圧を印加し、ビット線上の出力電流の少なくとも一つの電気的パラメータを検出することにより行われる。さらに、読み取り操作の間に前記メモリセルの前記分極状態を検出するために本発明による一つあるいはそれ以上の数の電荷検出素子が設けられている。

その特性が電極の特性の一部を構成する強誘電体は、外部電界がない状態で自発分極ベクトルが少なくとも二つの平衡方向をもつ、電気的に分極可能な材料であり、この自発分極ベクトルは、外部からの電界により、これら二つの方向が切り換えられるものとなっている。残留分極のこのような双安定状態をもつ材料により与えられるメモリ効果は、メモリ製品に応用して用いることができる。分極状態の一つが、論理値“１”となり、もう一つの状態を論理値“０”となるものと想定する。二つの平行電極の組を、通常は、直交した状態で、互いに交差させることにより、典型的な受動的なマトリックスアドレス指定メモリを応用した製品が実装され、これにより、適切な電極を選択して励起することにより、マトリックスの端から個々に電気的にアクセスできるような交点をもつマトリックスを形成することができる。交点がメモリセルとして動作するように、キャパシタ中の電極の組の間に、強誘電体材料の層を設けられる。二つの電極の間に電位差を与えることにより、セル中の強誘電体材料は、ヒステリシス曲線あるいはその一部を概ねたどるような分極応答特性を与える電界の影響を受ける。電界の方向と強度を調整することにより、メモリセルを所定の論理状態に置くことが可能である。この種類の構造をもつ受動的なアドレス指定により、製造が簡単となり、高密度の交点を設けることが可能となる。

一方の平行電極は、通常、ワード線に対応し、他方の平行電極は、ビット線に対応する。電子回路は、各時間ごとの電圧を指定する手順からなるタイミング系列を用いることにより、メモリマトリックス上での駆動と検出動作を行う。この駆動と検出動作の間に、選択されたワード線とビット線の電位は、予め定められたいくつかの電位レベルの一つに近づくか一致するように制御される。さらに、ビット線は、ビット線とこのビット線に接続されたセルとの間に、タイミング系列の所定の時間内に流れる電荷を検出する回路に接続されている。この後者の回路が、感度増幅器を含んでいる。通常、感度増幅器は、メモリセルの分極応答と、電圧あるいは電荷基準値とを比較する。基準値を生成するためには、多くの異なる方法を用いることが可能である。安定した予測可能な条件を仮定すると、原理的には、読み取りサイクルの間に、感度増幅器で記録した電荷値から一定の電荷量を差し引くことにより、寄生的な寄与分を取り除くことができる。しかし、寄生的な寄与分の大きさと変動によって、多くの場合、この方法では不適切なものとなる。製造公差に加え、疲労と回路パタン形成の来歴は、同一のメモリ素子であっても、セルごとに大きな変動幅の中で変化し、活性されたビット線での寄生電流は、そのビット線上でアドレス指定されていないセルの実際の論理状態に依存するものとなる。従って、これらの問題を解決するため、基準値は、近接したセルから求めることができる。

強誘電性キャパシタの分極状態を決定するために用いられる基準電圧は、米国特許第５，２１８，５６６号（発明者：パパリオリオス（Papaliolios））に開示されている。そこでは、回路は、一組の強誘電性キャパシタを含み、各キャパシタは、互いに異なる分極状態に分極し、両キャパシタは、そこに蓄積した電荷を、各々の検出キャパシタに対して放電する。検出キャパシタの短絡により、他の強誘電性キャパシタにより生成されたメモリセル信号を比較するために用いられる基準電圧を得ることができる。米国米国特許第５，９９９，４３９号（発明者：セイディー（Seyyedy））は、同様の方法を開示しているが、その発明では、多重化された感度増幅器を用いて、メモリセル上に格納されたデータと、一組の基準セルから生成されたシングルエンドの基準電圧とを比較している。しかし、これらの回路はともに、感度増幅器に対する要求がそれほど厳しくない能動的なマトリックスアドレス指定メモリを有している。受動的なマトリックス上でアドレス指定するメモリでは、入力信号のレベルが極めて小さいため、パパリオリオス（Papaliolios）の特許も、セイディー（Seyyedy）の特許も、いずれも本課題に対して有効な解決策を提供するものではない。

米国特許第５，５７２，４７４号（発明者：シーン（Sheen）他）には、予め定められた状態にある基準セルを参照することにより、アレイメモリセルの状態を検出する擬似差動感度増幅器が開示されている。この感度増幅器は、アレイメモリセルに接続された入力段を有しており、その入力段は、出力を生成する差動段に信号を供給する。入力段は、基準側とアレイ側のカスケード回路を有しており、そこでは、製造プロセスの違い、温度変動、その他の外乱が差動出力に影響を与えないように、各々の側の回路要素がマッチングされている。しかし、シーン（Sheen）他の発明は、ＭＯＳトランジスタの利得の利点に依存しており、自動的にオフセットをゼロにすることはなく、必要とされる良好な電荷分布を与えるものとなっていない。

米国特許第５，６３８，３２２号（発明者：レイシー（Lacey））は、改良された共通モード雑音の除去動作を持つ擬似差動感度増幅器を開示している。この感度増幅器は、アレイ状の経路を介してメモリセルに接続されており、メモリセルの状態を表す出力信号を生成する。この感度増幅器は、アレイノードを介してアレイ状の経路に接続されたアレイロード素子と、基準ノードを介して基準経路に接続された基準値ロード素子と、基準ノードに接続された第一入力とアレイノードに接続された第二入力と出力信号を生成する出力とを有する差動段とを含んでいる。さらに、この感度増幅器は、基準ノードに接続された平衡回路を有しており、この平衡回路は、雑音によって生じるアレイノードでの信号の変動を補償し、セルの状態に過渡的な状態が発生した際の感度増幅器の応答遅延を改善するためのものである。しかし、メモリ素子は、信号増幅にはＭＯＳＦＥＴを採用しており、レイシー（Lacey）の発明は、強誘電性メモリに要求されるような利得と精度をもった擬似差動感度増幅器をどのように実現するかについては言及していない。

このように、本発明の第一の目的は、特に、薄膜の状態のポリマー強誘電性メモリ材料とともに用いることが好適な感度増幅器システムを有する電荷検出素子と、このような感度増幅器を用いた受動的にアドレス指定可能な不揮発性メモリを提供することにある。

特に、本発明の目的は、各々が異なる分極状態に分極した一組の強誘電性キャパシタを用いて基準電圧を生成する際に、改善された電荷分布をもつ感度増幅器システムを有する電荷検出素子を提供することにある。

さらに、本発明の目的は、共通モードの出力電圧と、共通モードの自己バイアス生成と、自動的にオフセットをゼロにする補償とを制御可能とする感度増幅器システムを提供することにある。

上記の目的と、他の特徴と利点は、本発明による電荷検出素子によって実現される。この電荷検出素子は、並列に接続され、電荷蓄積手段と類似の一組の第一と第二電荷基準手段であって、前記第一の電荷基準手段は、第二の電荷基準手段と反対の分極を有し、前記第一および第二の電荷基準手段と電荷蓄積手段は、共通の入力ノードを有することを特徴とする第一と第二電荷基準手段と、各電荷基準手段の出力ノードと両方ともに接続された第一および第二の擬似差動基準感度増幅器であって、前記第一および第二の擬似差動基準感度増幅器は、共通の基準ノードに対して出力基準信号を生成するように適合させたことを特徴とする第一および第二の擬似差動基準感度増幅器と、共通の基準ノードと接続され共通の基準入力信号を受信するための第一入力と、電荷蓄積手段からの出力信号を受信するための第二入力を有する擬似差動感度増幅器とを有する電荷検出素子であって、この構成により、擬似差動感度増幅器は、差動感度信号の符号に応じて、電荷蓄積手段の分極状態を表すデジタル論理レベルに変換された正あるいは負の差動感度信号を出力することが可能となる。

電荷検出素子においては、擬似差動基準感度増幅器と擬似差動感度増幅器の両者ともに、同一の擬似差動感度増幅器回路となっている。

好ましくは、各擬似差動感度増幅器は、一組のトランジスタとカスコード接続された入力差動ペアトランジスタと、一組のトランジスタとカスコード接続された電流源バイアスを行うペアトランジスタとから構成されており、各構成での前記カスコードは、感度増幅器のオープンループゲインを増加させる。入力トランジスタは、ｐ−チャンネルトランジスタと電流源トランジスタｎ−チャンネルトランジスタ、あるいはその逆の組み合わせとすることが可能である。

好ましくは、各擬似差動感度増幅器回路は、平衡双対出力をもつ半平衡双対出力を含んでいる。

好ましくは、各擬似差動感度増幅器回路は、出力の共通モード電圧を制御するための切換え可能なキャパシタをもつ共通のフィードバックループを含んでいる。

好ましくは、各擬似差動感度増幅器回路は、積分動作による切換え可能なキャパシタをもつ共通モードの自己バイアス生成のための手段を含んでいる。

好ましくは、各擬似差動感度増幅器回路は、積分動作をする正フィードバックラッチを含んでいる。

好ましくは、各擬似差動感度増幅器回路は、自動的にオフセットをゼロにする補償のための手段を含んでいる。

上記の目的と、他の特徴と利点は、本発明による電荷検出素子によって実現される。この電荷検出素子は、並列に接続され、電荷蓄積手段と類似の一組の第一と第二電荷基準手段であって、前記第一の電荷基準手段は、第二の電荷基準手段と反対の分極を有し、前記第一と第二の電荷基準手段と電荷蓄積手段は、共通の入力ノードを有することを特徴とする一組の第一と第二電荷基準手段と、各電荷基準手段の出力ノードにともに接続された第一および第二の擬似差動基準感度増幅器であって、共通の基準ノードに対して出力基準信号を生成するように適合させたことを特徴とする第一および第二の擬似差動基準感度増幅器と、共通の基準入力信号を受信するための共通の基準ノードに接続された第一入力と、電荷蓄積手段の出力信号を受信するための第二入力とを有する擬似差動感度増幅器を有し、この構成により、擬似差動感度増幅器は、差動感度信号の符号に応じて、電荷蓄積手段の分極状態を表すデジタル論理レベルに変換された正あるいは負の差動感度信号を出力することが可能となる。

この電荷検出素子の実施例では、共通の入力ノードは、電荷蓄積メモリセルのマトリックス上でアドレス指定可能なアレイのワード線電極の一部を形成し、電荷基準手段の共通の出力ノードは、一組の基準ビット線電極を形成している。また、電荷基準手段の共通の出力ノードは、前記マトリックス上でアドレス指定可能なアレイのビット線電極を構成し、基準ビット線電極の各々は、第一および第二の擬似差動感度増幅器に各々割り当てられ、さらに、他のビット線電極の各々は、擬似差動感度増幅器の一つに割り当てられる。これにより、読み取りサイクルでは、選択された電荷蓄積セルの各々の分極状態を順次あるいは並列に検出し、基準値と比較することが可能となる。

本実施例では、この種類の複数の電荷検出素子のブロックのサブブロックとして、電荷検出素子を有利に提供することが可能となっており、サブブロックの感度増幅器システムは、マトリックス上でアドレス指定可能なアレイの対応する数のビット線電極に割り当てられており、各サブブロックの一組の基準ビット線が、アレイのビット線の間に分配されている。一方、電荷検出素子は、マトリックス上でアドレス指定可能なアレイ中のビット線電極と接続されたマルチプレクサを含んでおり、アレイ中の複数の連続したビット線は、その中のすべてのワード線電極のセグメントを定義しており、前記数のセグメントを定義するビット線は、電荷検出素子内の擬似差動感度増幅器の数に対応しており、さらに、一組の基準ビット線電極が、各ワード線セグメントのビット線電極に隣接して設けられ、各ワード線セグメントの基準電荷蓄積手段の組に接続している。この構成で、適切なアドレス指定プロトコルを適用し、選択されたワード線のビット線電極を多重化することにより、ワード線セグメントの単一のワード線電極の電荷蓄積メモリセルを、並列して読み取ることができ、さらに同様に、すべてのワード線セグメントについて読み取ることができ、設けられた電荷検出素子の擬似差動感度増幅器の各々に対してそれらの並列接続を確立することができる。

上記の目的と、他の特徴と利点は、本発明によるマトリックス上でアドレス指定可能な不揮発性メモリ素子によって実現される。この不揮発性メモリ素子は、以下の特徴を有している。すなわち、少なくとも一つの電荷検出素子 は、少なくとも一つのシステムサブブロック（ＳＢ）を含む擬似差動感度増幅器 システムであり、前記少なくとも一つのシステムサブブロック（ＳＢ）は、前記 読み取り操作の間に少なくとも一つのメモリセル（８０１）の分極状態を検出するための、少なくとも一つの擬似差動感度増幅器回路（ＳＡ）と、前記読み取り操作の間に二つの基準メモリセル（８００）の分極状態を検出するための、二つの基準感度増幅器回路（ＲＳＡ _１ 、ＲＳＡ _２ ）とを含み、前記基準強誘電体メモリセル（８００）は反対の分極状態を有し、前記擬似差動基準感度増幅器回路（ＲＳＡ _１ 、ＲＳＡ _２ ）は、共通ノードを介して、前記少なくとも一つの擬似差動感度増幅器回路（ＳＡ）に接続されていることを特徴としている。

本発明によるメモリ素子の好適な実施例では、少なくとも一つのシステムサブブロックは、前記読み取り操作の間に、対応する複数のメモリ素子の各分極の状態を検出するための複数の前記擬似差動感度増幅器回路を含んでいる。

本発明によるメモリ素子の他の好適な実施例では、さらに、好ましくは、第一および第二の基準増幅器回路は、前記共通ノードへの第一および第二基準メモリセルの出力信号の平均を求めるように適合され、それに接続された少なくとも一つの感度増幅器回路は、前記共通ノードの出力信号とメモリセルからの出力信号とを比較するように適合されたことを特徴としている。

少なくとも一つの感度増幅器回路と、少なくとも一つの感度増幅器回路とが、同一の増幅器回路により実現されている点が有利であり、さらに、この同一の増幅器回路は、基準側とアレイ側とを含み、前記基準側は、前記アレイ側の回路構成の鏡映となっていることが好ましい。

本発明によるメモリ装置の他の好適な実施例では、擬似差動感度増幅器システムは、複数のサブブロックを含むものとなっている。

さらに、本発明によるメモリ装置の他の好適な実施例では、各サブブロックは、対応する数のメモリセルの分極状態を検出するための複数の前記感度増幅器回路を含むものとなっている。

以下、添付した図面を参照し、本発明の例示的な実施例によって、本発明を詳細に説明する。

好適な実施例を引用して、本発明を説明する前に、特に、強誘電体材料のヒステリシスと、マトリックス上でアドレス指定可能な強誘電体メモリの構造について、その一般的な背景を簡潔に説明する。

図１に示すように、ヒステリシス曲線をもつ強誘電体材料１００は、抗電界Ｅ_ｃを超える電場の印加にともなって、その分極方向を変える。ヒステリシス曲線は、便宜上、横軸には電界でなく電圧をとって示してある。電圧は、電界に、強誘電体材料層の厚みを掛け合わせて計算される。交点、すなわちメモリセルに、定格の切換え電圧Ｖ_ｓが印加された際に、飽和分極Ｐ_ｓが発生する。電界がなくなると、分極は、１１０での残留分極状態＋Ｐ_Ｒと、１１２での残留分極状態−Ｐ_Ｒの二つのうち一つに戻る。

図２ａは、直交して交差する電極線のマトリックスを示す図である。標準的な用語に従い、以下では、水平（行）方向の電極線をワード線２００と呼び、ＷＬと略す、また、垂直（列）方向の電極線をビット線２１０と呼び、ＢＬと略すことにする。駆動および検出動作の間には、選択されたワード線２０２と、一つあるいはそれ以上の数のビット線２１２が活性化される。所定のメモリセル２２０を切り換えて、セル内に所定の分極方向を定義したり（書き込み）、設定されている分極方向を検出する（読み取り）ためには、十分に高い電圧を印加することが望ましい。電極２００と２１０の間に設けられた強誘電体材料層は、強誘電体キャパシタとして機能する。従って、電位差が定格の切り換え電圧Ｖ_ｓに等しくなるように、対応するワード線２０２とビット線２１２（活線）の電位を設定することにより、セル２２０が選択される。同時に、セル２２０で交差する、アドレス指定を受けていない多数のワード線２００とビット線２１０は、これらのセル２２０での変動電圧は最小を保つような電位となるように制御する必要がある。

ここで、図３を用いて、受動的なマトリックス上でアドレス指定可能なメモリ素子の全体の機能と構造を概観しておくことが有用と思われる。以下では、一例として、公知例で広く知られている強誘電体メモリと称されるものを説明するが、本発明では、擬似差動感度増幅器を用いて、強誘電体メモリセルの分極状態を検出する。

図３は、本発明による、マトリックス上でアドレス指定可能な強誘電体メモリ素子構造要素および、あるいは機能要素を、簡単化したブロック図形式で示したものである。メモリマクロ３１０は、メモリアレイ３００、行および列デコーダ３２、３０２、感度増幅器３０６、データラッチ３０８および冗長ワード線およびビット線３０４、３４から構成されている。メモリアレイ３００は、ワード線２００とビット線２１０からなるマトリックスを含んでいる。行および列デコーダ３２、３０２は、感度増幅器３０６による検出を行っている間に、メモリセルのアドレスを逆符号化する。データラッチ３０８は、データの一部あるいは全部がメモリ制御論理３２０に転送され終わるまで、データを保持する。メモリマクロ３１０からのデータ読み取りには、ある程度のビット誤り率（ＢＥＲ）が伴うものであるが、これは、メモリアレイ３００中で障害のあるワード線およびビット線を、冗長なワード線およびビット線３０４、３４で置き換えることにより、減らすことが可能である。誤り検出を行うために、メモリマクロ３１０は、エラー訂正符号（ＥＣＣ）情報を含むデータフィールドを有している。メモリ制御論理３２０モジュールは、メモリマクロ３１０に対してデジタルインターフェースを提供し、メモリアレイ３００の読み取り、書き込みを制御する。また、メモリ初期化と、障害のあるワード線およびビット線を、冗長なワード線およびビット線３０４、３４で置き換える論理も、メモリメモリ制御論理３２０に組み込まれている。装置コントローラ３３０は、メモリメモリ制御論理３２０を、外部標準バスに接続している。電荷ポンプ機構３４０は、メモリセルの読み取り、書き込みに必要となるいくつかの電圧を発生する。

上記で説明したような強誘電体メモリセルに対して、データを格納し、データを読み取ることに適用される好適な実施例について、以下、受動的なマトリックス上でアドレス指定するメモリ内のメモリセルの読み取ることから派生する、かなり小さい信号を読み取る必要があるという、より一般的な課題に関連してその実施例を説明する。特に、この特徴は、活性したビット線のバックグラウンド電流の強度と、読み取り中の活性したセルから発生した電荷の強度との差として顕在化される。

本発明で提案されているような、微小の入力信号を増幅する際の不正確性に対する一般的な対策としては、自動的にオフセットをゼロにする補償と、良好な電荷分布をもつ高利得の切り換えキャパシタを導入する方法がある。この方法は、各々が反対の分極状態にある一組の強誘電体キャパシタを用いることにより、基準電圧を形成することを前提としている。そして、バックグラウンド電流がより簡単に補償できるため、基準セルから生成されたシングルエンドの基準電圧を用いて、他の強誘電体キャパシタで生成されたメモリセル信号の比較を行うことが可能となる。

本発明によるメモリ素子とともに用いられる感度増幅器システムを有する電荷検出素子について、図４および図５を用いて、より詳細に説明する。図４は、擬似差動感度増幅器回路の回路図であり、この感度増幅器回路は、本発明による、図５に示す感度増幅器システムで用いられる感度増幅器に対応したものであり、図中で、感度増幅器回路は、演算増幅器ブロック５００、５０２、５０４で示されている。図５では、演算増幅器ブロック５０２および５０４は、並列に接続された二つの基準増幅器を表している。二つの基準ビット線５０８、５１０は、ともに、共通の入力点、すなわち、二つの基準感度増幅器５０２、５０４のＩＮＲノードに接続されている。読み取り動作の直前に、二つの基準ビット線要素５１４ａ、５１６ａの一方に、論理値１が書き込まれ、他方に、論理値０が書き込まれる。そして、これにより、読み取り動作の間のＣＨＲＥＦノードの電圧は、論理値１と論理値０の平均を表すものとなる。ＣＨＲＥＦノードでの、いわゆる、電荷基準値を、さらに主感度増幅器５００により増幅する。ＣＨＲＥＦノードから、差動出力Ｖ_{ｏｕｔｄｉｆｆ}＝ＳＡ_ｏｕｔｐ−ＳＡ_ｏｕｔｍへの利得は、差分差動出力Ｖ_{ｏｕｔｄｉｆｆ}により与えられた基準レベルが、ノードＩＮＲの活性した要素により注入される電荷を、論理値１と論理値０の間の電圧差の二分の一だけ相殺するように定められる。ビット線のキャパシタンスと強誘電体キャパシタンスとの間が良好に一致すると仮定すると、活性したビット線ＢＬ上の論理値１および論理値０に対応したＶ_{ｏｕｔｄｉｆｆ}の電圧幅は、０Ｖでその中央値をとる。このように、論理値１の状態にあるメモリ要素は、Ｖ_{ｏｕｔｄｉｆｆ}＞０となり、論理値０の状態にあるメモリ要素は、Ｖ_{ｏｕｔｄｉｆｆ}＜０となる。Ｖ_{ｏｕｔｄｉｆｆ}の電圧は、読み取りデータビットに対応した論理状態を検出するためにラッチされる。

図５の感度増幅器システムは、多数ｎの感度増幅器５００を含んでおり、それゆえに、図５の構成要素５３０は、感度増幅器５００と同一の非図示の（ｎ−１）個の感度増幅器の負荷キャパシタンスであることが分かる。従って、実用的な実施例では、図５で示した感度増幅器システムは、例えば、３２個の活性した感度増幅器５００に対して共通に接続する一つのＣＨＲＥＦノードを有している。すなわち、図５は、ｎ個の活性した感度増幅器５００に接続された一つのＣＨＲＥＦノードのブロックを表している。ｎは、適切に十分大きな数に選ぶことにより、本発明で用いられるような感度増幅器システムが、同一のＣＨＲＥＦノードを共有する極めて多数の感度増幅器５００と、二つの基準増幅器５０２、５０４を含むことができるということが分かる。さらに、各メモリ素子は、図５に示したものと同一の、複数の感度増幅器サブブロックを含んでいる。

次に、単一の擬似差動感度増幅器の回路図を表す図４の回路図を用いて、図５の演算増幅器ブロック５００、５０２、５０４の一つに類似の擬似差動感度増幅器の回路図を説明する。図４の回路図は、かなり概略的であるため、そこには寄生的な要素が含まれており、これらの要素は、そのすべてが回路の機能性に関係するとは限らないことが分かる。例えば、各々、４６０ａ、ｂ、ｃ、ｄ、ｅ、ｆで接地されているダイオード４７０ａ、ｂ、ｃ、ｄ、ｅ、ｆは、寄生的な要素として見なされ、本感度増幅器回路の動作には本質的には関わらないものとなっている。

本発明の通常の好適な実施例では、大きなバックグラウンド電流と小さいレベルの入力信号を持っているという問題点は、平衡した対称性を持たせて設計された擬似差動感度増幅器を実装することにより、取り扱われている。以下、この点について、図４に示した擬似差動感度増幅器の回路図を用いて説明する。その点について、本図で示す多くのノードの行き先は、これらのノードの電圧を指すものとして用いることとする。

バイアス電圧Ｖ_{ｂｉａｓｐ}が、電流源トランジスタ４００のゲートに設けられている。ｐ型の電流源トランジスタ４００は、電源線Ｖ３３に接続されたソースと基板を持っている。トランジスタ４００のドレインは、バイアス電流を、ｐ型の入力差動ペアトランジスタ４０２、４０４のソース端子に共通して供給する。ダイ領域のサイズを最小化するために、適切な機能性のためのバイアスに対する要求に応えられる限りは、ｐ型の素子が、共通のＮＷＥＬＬダイオード共有する構造としてある。従って、トランジスタ４００、４０２および４０４は、電源線Ｖ３３に接続された共通の母体を共有している。ＩＮＰとＩＮＭの入力は、入力差動ペアトランジスタ４０２および４０４のゲートに、各々接続されている。入力差動ペアトランジスタ４０２および４０４のドレインは、カスケード段トランジスタ４１０および４１２のソースを、各々駆動する。このカスケード段は、感度増幅器のオープンループ利得を飛躍的に向上させることができる。同様に、ｎ−チャンネル電流源バイアストランジスタ４３８および４４０が、ｎ−チャンネルトランジスタ４３４および４３６とカスケード接続されており、この構造もまた、感度増幅器のオープンループ利得を向上させている。感度増幅器の出力は、ノードＯＵＴＰとノードＯＵＴＭの間の差として与えられる。この差動信号（ＯＵＴＰ−ＯＵＴＭ）は、活性したビット線（図５のノードＮ）と電荷基準ビット線（図５のノードＩＮＲ）の間の、読み取りサイクルの終了時の、積分された電荷の差に対応した電圧である。図４に示した回路設計では、ｐ−チャンネルトランジスタ４０６、４０８、４２２、４２４、４２６、４２８は、すべて、単純な２端子ＭＯＳキャパシタとして用いられる。容量性トランジスタ４２６、４２８は、電流源トランジスタ４３８、４４０に対して、ノードＶＣＭにて、共通モードフィードバックを供給する。電荷の積分中には、ＶＣＭの電圧は、共通モードの出力電圧（ＯＵＴＰ＋ＯＵＴＭ）／２に比例する。ノードＶＣＭでの、電流源素子４３８、４４０のゲートに対する負フィードバックは、電荷の積分中の共通モードの出力電圧を制御し維持する。上記に関連し、入力トランジスタは、いずれもがｎ−チャンネルトランジスタであり、電流源トランジスタは、いずれもがｐ−チャンネルトランジスタである。すなわち、回路の機能が変わらない限り、回路の実装は、トランジスタの導通モードには依存しないということである。

擬似差動感度増幅器回路は、出力共通モード電圧を制御するために、切り換えキャパシタ共通モードフィードバックループを含んでいると思われる。すなわち、共通モードフィードバックループは、容量性素子あるいはトランジスタ４２６、４２８、ｎ−チャンネル電流源トランジスタ４３８、４４０、４３４、４３６、および、ｎ−チャンネルトランジスタ４３０、４３２から構成されている。各読み取りサイクルの開始時点では、切り換えトランジスタ４３０、４３２は、閉じられて（ノードＣＭＣＰおよびＣＭＣＭの電圧は高く）、容量性フィードバックトランジスタ４２６、４２８の電圧はゼロになる。次に、ノードＣＭＰＣとノードＣＭＣＭの電圧は、低く切り換えられ、切り換えトランジスタ４３０、４３２を遮断し、これにより、ノードＯＵＴＭ、ＯＵＴＰからノードＶＣＭとトランジスタ４３８、４４０のゲートに向けた容量性フィードバック経路が確立される。容量性トランジスタ４２６、４２８は一致しているため、共通モード出力（ＯＵＴＰ＋ＯＵＴＭ）／２の変化のみが、ノードＶＣＭに送られ、これにより、読み取りサイクルの間は、負フィードバックにより、共通モード出力電圧が一定に保たれることになる。

また、擬似差動感度増幅器回路は、積分切り換えキャパシタ共通モード自己バイアス生成のための手段を含んでいる。各読み取りサイクルの開始の際に、切り換えトランジスタ４３０、４３２が閉じられた時（ノードＣＭＣＰおよびノードＣＭＣＭの電圧が引き上げられた時）に、共通モード自己バイアスが生成される。これにより、ノードＶＣＭでの電流源トランジスタ４３８、４４０の電圧Ｖ_ｇｓに等しい共通モードバイアス電圧が得られる。

読み取りサイクルの間では、感度増幅器５００と基準増幅器５０２、５０４は、全て、積分器として機能する。図４の回路設計は、図５の全ての３つの増幅器５００、５０２、５０４に用いられる。特に、容量性トランジスタ４０６は、感度増幅器５００、５０２、５０４に用いられる積分器フィードバックキャパシタである。積分動作の間、図５に示したノードＩＮＲからの電荷は、（並列に接続された）基準感度増幅器５０２および５０４によって積分され、その値は、図４の各々対応する（これらも並列に接続された）トランジスタ４０６に送られる。核増幅器５０２、５０４の容量性トランジスタ４０６の最終電圧は、反転された後にバッファされ、（図５に示される）ノードＣＨＲＥＦに現れる。同様に、積分動作の間、ノードＩＮＭからの電荷は、感度増幅器５００により積分され、その容量性トランジスタ４０６に送られる。正味の結果としては、ノードＩＮＭとノードＩＮＲの間の電荷差が積分され、差動出力ＳＡ_ｏｕｔｐ−ＳＡ_ｏｕｔｍとして差分として現れる。この差分は、電荷差Ｑ_ｉｎｒ−Ｑ_ｉｎに比例する。

対象性と平衡性を改善するために、ダミーの積分器フィードバックトランジスタ４０８が、各増幅器５００、５０２、５０４の基準側に設けられている。このｐ型ダミートランジスタ、あるいはダミーゲートキャパシタは、接地４６２ａに接続されたゲートと、ソース、ドレイン、およびＯＵＴＭ出力に接続された基板を有している。ｎ型の自動ゼロ正トランジスタ４１８は、自動ゼロ制御正（ＡＺＣＰ）信号に接続されたゲートと、ＩＮＭ入力に接続されたソースと、ＯＵＴＰ出力に接続されたドレインを有している。同様に、基準側には、ｎ型の自動ゼロ負トランジスタ４１６が設けられており、そのゲートは、自動ゼロ制御負（ＡＺＣＭ）信号に接続され、そのソースは、接地４６２ａに接続され、そのドレインは、ＯＵＴＭ出力に接続されている。自動ゼロトランジスタ４１６、４１８は、自動ゼロモードを実装するために必要となる切り換えを行う。ｎ型ラッチトランジスタ４２０は、ラッチ（ＬＴＣＨ）信号に接続されたゲートと、ＩＮＭ入力に接続されたソースと、ノードＯＵＴＭに接続されたＭＯＳキャパシタとして機能するｐ型トランジスタ４２２のゲートに接続されたドレインを有している。積分動作期間の終わりには、論理値１のＬＴＣＨ信号は、トランジスタ４２０をオンにして、ノードＩＮＭとノードＯＵＴＭの間に容量性トランジスタ４２２を接続し、これにより、出力を適切な状態に“ラッチ”するための正フィードバックがかかる。より良い対象性を得るために、同一のトランジスタ４１４および４２４が含まれているが、これらは、別の正フィードバックを与えるものではない。図５から分かるように、ＬＴＣＨ信号は、感度増幅器５００で用いられるのみである。ＬＴＣＨ信号は、基準感度増幅器５０２、５０４のために活性化される（すなわち、接地される）ことはない。

前のセクションから分かることは、擬似差動感度増幅器回路は、積分正フィードバックラッチと、容量性トランジスタ４２２で与えられる正フィードバックと切り換えトランジスタ４２０を含んでいるということである。読み取りサイクルの終わりに、ＬＴＣＨノードの電圧を引き上げることにより、再生正フィードバックが得られる。これにより、切り換えトランジスタ４２０がオンとなり、増幅器のノードＯＵＴＭから入力ノードＩＮＭに対する、容量性トランジスタ４２２のゲートキャパシタンスを経由した正フィードバックが与えられる。

図４に示した全てのダイオードは、逆バイアス状態となり、多くのｐ−チャンネルトランジスタに対するＮＷＥＬＬキャパシタンスを正確にモデル化するために含まれている。通常は、これらのダイオードは、この説明の目的に対しては、無視することができる。

ｎ−チャンネルスイッチトランジスタ４３０、４３２は、共に、図５のＣＭＣ信号（図５では、ＣＭＣＰとＣＭＣＭを略してある）によって制御される。電荷積分の前に、ｎ−チャンネルスイッチ４３０、４３２をオンにするトランジスタ論理値１のレベルをＣＭＣに印加することにより、容量性トランジスタ４２６、４２８の電圧はゼロにする。これにより、容量性トランジスタ４２６、４２８の電圧はゼロとなり、これにより、ノードＯＵＴＰ、ＯＵＴＭおよびＶＣＭでの共通モードレベルが得られる。

上述したように、増幅器回路には、共通モードトランジスタ４３２が存在する。このｎ型トランジスタは、そのゲートで、共通モード制御正信号（ＣＭＣＰ）を受け取り、また、そのドレインは、ＶＣＭ制御信号に接続され、そのソースは、ＯＵＴＰ信号と、ダイオード４７０ｅを介して接地４６０ｅに接続されている。共通モード制御負信号ＣＭＣＭは、基準側に設けられた他の共通モードトランジスタ４３０のゲートに送られる。後者のｎ型トランジスタは、ＶＣＭ制御信号に接続されたドレインと、ＯＵＴＭ出力と、ダイオード４７０ｆを介して接地４６０ｆに接続されたソースを有している。

上述したように、開ループ利得を向上させるために、ＯＵＴＰとＯＵＴＭ出力に到る擬似差動感度増幅器の全体の設計に、カスケード構造が採用されている。開ループ利得トランジスタ４３４、４３６、４３８、４４０の共通ゲートノードに対する共通モードフィードバックは、電流を制御し、これにより、出力共通モード電圧制御を一定に保つ。ＯＵＴＰとＯＵＴＭに分かれた差動信号は、ＶＣＭ制御信号には影響を及ぼさない。

共通モード自己バイアス生成あるいはリフレッシュモードの間は、共通モードトランジスタ４３０、４３２、自動ゼロトランジスタ４１６、４１８およびラッチトランジスタ４１４、４２０は、全て、“閉”状態となり、これは、制御信号ＡＺＣＰ、ＣＭＣＰ、ＣＭＣＭおよびＬＴＣＨが全て“高”論理状態となることを意味している。これにより、感度増幅器のＩＮＰおよびＩＮＭ入力および、ＯＵＴＰおよびＯＵＴＭ出力がの共通モード電圧をリフレッシュすることになる。次の段階として、感度増幅器回路が自動ゼロモードに設定されている間は、自動ゼロトランジスタ４１６、４１８は、“閉”状態を保持する。この時点で、制御信号ＣＭＣＰとＣＭＣＭが“低”論理状態となっている間は、制御信号ＡＺＣＰおよびＬＴＣＨが、“高”論理状態になる。この動作により、増幅器回路のオフセットがゼロになる。一旦、この状態が確定すると、増幅器回路は、増幅モードとなり、制御信号ＡＺＣＰ、ＣＭＣＰ、ＣＭＣＭおよびＬＴＣＨは、全て、低”論理状態となり、共通モードトランジスタ４３０、４３２、自動ゼロトランジスタ４１６、４１８およびラッチトランジスタ４１４、４２０は、全て“開”状態となる。増幅モードにある間、増幅器回路は、活性したビット線（図５のノードＩＮ）と電荷基準（図５のノードＣＨＲＥＦ）の差分を積分する。制御信号ＬＴＣＨが“高”論理状態に切り換ると、増幅モードが終了し、これにより、再生フィードバックを生成し、信号の正負符号に応じて、ＯＵＴＰとＯＵＴＭ出力の出力値を、強制的に保持する。

出力共通モード電圧制御と共通モード自己バイアス生成によって、自動ゼロオフセット補償が得られる。特に、この動作は以下のように行われる。各読み取りサイクルの開始時点では、ノードＡＺＣＰの電圧が引き上げられる。これにより、各感度増幅器および基準増幅器の切り換えトランジスタ４１８が閉じられ、バイアス電圧がノードＩＮ、ＩＮＲおよびＣＨＲＥＦで得られるが、この電圧値は、電流源トランジスタ４３８、４４０のＶ_ｇｓに等しいものとなる。ノードＡＺＣＰの電圧が高いまま、ノードＣＭＣＰおよびＣＭＣＭの電圧が引き下げられた後、少量の入力オフセット電圧差分ＩＮ−ＩＮＲ＝［（ＩＮ−ＣＨＲＥＦ）−（ＩＮＲ−ＣＨＲＥＦ）］が、活性した全てのビットラインとそれらに対応した基準との間に現れる。次に、ノードＡＺＣＰの電圧が引き下げられた後、このオフセット電圧差分が、サンプリングされ、ビット線キャパシタンスに保持され、これにより、活性したビット線と基準ビット線との電圧差を、擬似差動感度増幅器回路の入力オフセット電圧の初期値として設定する。これにより、感度増幅器のオフセットを、許容可能な小さいレベルにまで、効果的に減らすことができる。

図５は、本発明で用いられ、極めて小さな入力信号を正確に増幅することが可能な、擬似差動感度増幅器を有する電荷検出素子の好適な一実施例を示すものである。この実施例は、自動的にオフセットをゼロに補償し良好な電荷分布を与える、高利得の切り換えキャパシタに相当するものである。

第一の基準ビット線５０８と第二の基準ビット線５１０は、共に、ノードＩＮＲで短絡される。基準ビット線５０８、５１０は、基準メモリセル５１８ａ、５１４ｂ、５１６ａ、５１６ｂと接地５１４ｃ、５１６ｃを含んでいる。基準メモリセル５１４ｂ、５１６ｂと接地５１４ｃ、５１６ｃの組み合わせは、非活性状態にあるワード線２００に対応している。供給電圧ＶＳは、活性したワード線２０２の基準メモリセル５１４ａ、５１６ａに与えられる。ＩＮＲノードは、バッファリングされたＩＮＲ信号をノードＣＨＲＥＦに供給するバッファ増幅器として機能する、並列に接続された二つの基準増幅器５０２、５０４によって増幅される。二つの基準増幅器５０２、５０４と、第一の感度増幅器５００は、全て、図４に示したものに対応した構造を有している。ノードＣＨＲＥＦは、電荷基準ノードとも呼ばれ、論理値“１”と論理値“０”に対応する電荷の平均となっている。図５では、第一の基準ビット線５０８は、論理値“０”の電荷に対応し、第二の基準ビット線５１０は、論理値“１”の電荷に対応している。二つの基準増幅器５０２、５０４の制御信号ＡＺＣＭおよびＬＴＣＨは、接地５２８ａ、５２８ｂに接続されている。

第二の基準増幅器５０４と、それに並列接続された第一の基準増幅器５０２は、ＩＮＲノードのバッファリングされた値をＣＨＲＥＦノードに与え、この値は次に、同一のＣＨＲＥＦ信号を共有する感度増幅器のグループに対する共通基準入力として用いられる。図５は、これらの感度増幅器のグループのうち、第一の感度増幅器５００のみを示している。他の感度増幅器を装荷する個所は、キャパシタ５３２と接地５３４を含むＣＳＡＩＮキャパシタ５３０で概略的に示してある。第一の感度増幅器５００は、ノードＩＮで記したビット線５００と、ＣＨＲＥＦノードとの差分を増幅する。第一の感度増幅器５００の出力は、ＳＡ_ｏｕｔｐとＳＡ_ｏｕｔｍに分けられて得られ、差分の結果の正負符号に応じたデジタル論理値に変換される。感度増幅器のグループ全体としては、第一の感度増幅器５００と同様に機能する。対応するビット線５０６は、メモリセル５１２ａ、５１２ｂ、信号５１８ａおよび接地５２６ａを含んでいる。後者の二つのものは、ともに、行デコーダ３２を形成している。信号５１８ａは、基準ビット線要素の充電に用いられる供給信号ＶＳと同一である。

さらに、第一の感度増幅器５００のＡＺＣＭ制御信号を短絡するための他の接地５２８ｅが設けられている。第一の感度増幅器５００の制御信号ＡＺＣＰ、ＣＭＣＰ、ＣＭＣＭおよびＬＴＣＨは、デジタル制御信号５１８ｂ、５１８ｃ、５１８ｄおよび、それらに接続された接地５２６ｂ、５２６ｃ、５２６ｄにより制御される。最後に、第一の感度増幅器５００と二つの基準増幅器５０２、５０４には、対応した要素５２０、５２２、５２４からそれらに対応した内部電流源トランジスタ４００へのゲート源バイアス電圧が与えられる。

図５に示した電荷検出素子は、電荷を検出したり、適切な電荷基準をもつ素子に用いられるための任意の応用で用いることが可能な、擬似差動感度増幅器を有する一般的な電荷検出素子を詳細に記したものと見なすことができる。もちろん、本例は、メモリセルが個々に電荷蓄積手段となっている強誘電体メモリの場合を示すものである。感度増幅器を有する電荷検出素子を最小限の構成で示したものを、図６に示すが、これは、図５の実施例を一般化した構造と見なすことができるが、図５のキャパシタ５１２ａに対応させて、単一の電荷蓄積手段あるいはキャパシタンス６０１を設けたのみの構造である。第一および第二の電荷基準手段６００ａ、６００ｂが、共通入力ノードＡＷＬに接続されており、これは、また、キャパシタ６０１の入力ノードとなっている。電荷基準手段６００ａ、６００ｂは、図５のキャパシタ５１４ａ、５１６ａに対応している。電荷基準手段６００ａ、６００ｂは、各々、出力ノードＲＢＬ_１、ＲＢＬ_２を有しており、これらは、ノードＩＮＲとの間で短絡され、並列に接続された、図５の擬似差動感度増幅器５０２、５０４に対応した、擬似差動感度増幅器ＲＳＡ_１、ＲＳＡ_２の各々の入力ＩＮＭに接続されている。擬似差動感度増幅器ＲＳＡ_１、ＲＳＡ_２は、共通の出力ノードＣＨＲＥＦを有しており、これは、擬似差動増幅器ＳＡの基準入力ＩＮＰに接続されている。そのキャパシタンスが検出される電荷蓄積手段６０１は、擬似差動増幅器ＳＡの入力に接続された出力ノードＡＢＬを有している。図６に示された構成での接続関係は、単一の電荷基準手段６００と単一の擬似差動増幅器ＳＡを除いて、全ての点で、図５の構成と同等である。

本発明による図６に示す電荷検出素子は、複数の電荷蓄積手段からの電荷値あるいは分極値を検出するものに、適合させることが可能である。この適合例を、図７に示す。この例は、図５に示した本発明による電荷検出素子の詳細なものと見なすことができる。また、本例は、図６に示した電荷検出素子を拡張したものと見なすことができるが、ここでは、複数の電荷蓄積手段に格納された電荷を検出するように構成したものとなっている。図７では、これらの電荷蓄積手段が、共通の入力ノードＷＬと共通の出力ノードとの間のキャパシタ７００、７０１の形で与えられている。電荷蓄積手段７００、すなわち、図６の電荷基準手段６００ａ、６００ｂに対応したキャパシタは、組にして共通の入力ノードＷＬ_１、．．．ＷＬ_ｍに接続され、共通の出力ノードＲＢＬ_１、ＲＢＬ_２を有している。一方、電荷蓄積手段あるいはキャパシタ７０１は、図示するように、共通の出力ノードＢＬ_１、．．．ＢＬ_ｎを有している。電荷蓄積手段７００の共通の出力ノードＲＢＬ_１、ＲＢＬ_２は、その出力が共通の基準ノードＣＲＥＦに接続された各基準感度増幅器ＲＳＡ_１、ＲＳＡ_２の入力に接続されている。この構成の接続は、図示されているように組になった電荷蓄積手段７００を除いて、全ての点で、図５の構成と同一であり、この図と同様に、複数の感度増幅器ＳＡ_１、ＳＡ_２が、それらの入力ＩＮを経由して電荷蓄積手段７０１の各共通出力ノードＢＬ_１、．．．ＢＬ_ｎに接続するように設けられている。共通の基準ノードＣＨＲＥＦは、各感度増幅器ＳＡ_１、ＳＡ_２の入力ノードＩＮＰに接続されている。図５と図７を比較すると、後者の方が実際には同一の一般的な構成をもっているが、特に図示したｎ個の感度検出器ＳＡに加え、個別の電荷基準手段と電荷蓄積手段とを有していることが分かる。

図７は、本発明の電荷検出素子を、受動的なマトリックス上でアドレス指定可能な構成でどのように実施するかについて示したものである。この構成では、受動的な強誘電体メモリマトリックスのメモリセルとなりうるｍ×ｎ個の電荷蓄積手段７０１を含むｍ行ｎ列行列での、共通の入力ノードＷＬ_１、．．．ＷＬ_ｍは、ワード線と見なすことができ、また、共通の出力ノードＲＢＬ_１、ＲＢＬ_２、ＢＬ_１、．．．ＢＬ_ｎは、ビット線と見なすことができる。また、適切な電荷基準要素が、メモリマトリックスの基準ビット線となる各共通の出力ノードＲＢＬ_１、ＲＢＬ_２を有するｍ組の電荷基準手段７００により与えられている。

以上で説明した本発明の好適な実施例においては、本発明によるメモリ素子で用いられる電荷検出素子は、図５に示す感度増幅器ブロックを含んでいる。このブロックは、電荷検出素子サブブロックと名付けることができ、もし一つのサブブロックのみが存在する場合には、感度増幅器サブブロックは、感度増幅器それ自身と同一のものとなることが分かる。一般的には、電荷検出素子は、メモリ素子中のビット線と同じ数だけの感度増幅器を含むものとなっている。さらに、メモリ素子には、（少なくとも）二つの基準ビット線が設けられ、各々電荷検出素子の（少なくとも）二つの基準増幅器に接続されている。実際には、電荷検出素子は、複数のサブブロックを含んでおり、これらのサブブロックの各々は、図５では特に図示していないが、実際には、データ格納に用いられるメモリセルの分極を検出するためのｎ個の感度増幅器５００を含んでいるが、これは、図示された感度増幅器５００に加え、感度増幅器５００と同様に、共通ノードＣＨＲＥＦを会して基準感度増幅器５０２、５０４に接続されたキャパシタンス５３０で示されたｎ−１個の感度増幅器があるためである。このような構造が、列の読み取り全体に設けられ、すなわち、メモリ素子の単一のワード線上の全てのメモリセルを並列に読み込む構造となっている。しかし、図８に示す実施例は、基準動作の安定性をより向上させるために好適で望ましいものとなっている。これは、感度増幅器ブロックを、同一のサブブロックＳＢに分割し、各ｓ部ブロックが、ｋ本のビット線に接続されたｋ個の感度増幅器ＳＡを含むようにし、また、各サブブロックの二つの基準感度増幅器ＲＳＡ_１、ＲＳＡ_２が、各々、サブブロックＳＢに割り当てられたメモリビット線ＢＬに隣接した組Ｐ／ＲＢＬの二つの基準ビット線に接続されるようにして実現されている。基準ビット線ＲＢＬは、基準メモリセル８００の各組の共通の出力ノードを形成している。従って、単一のワード線ＷＬ上の全てのメモリセル８０１を並列して読み込むために適当なｑ個のサブブロックＳＢを設けると、さらに、基準ビット線ＲＢＬの組Ｐ／ＲＢＬが置かれ、その数は、ｑ個のサブブロックに対応したｑ個の組となる。この効果は、基準ビット線ＲＢＬと基準メモリセル８００をメモリマトリックスの特定の位置に分配し、基準動作の信頼性を向上できることにある、それは、回り込み電流、外乱電圧、寄生容量などが、メモリセル８０１からの実際の分極値の読み取りに影響を与えることが、メモリアレイ全体で様々に変化するためである。

各サブブロックは、すでに説明したように、ｋ個の擬似差動感度増幅器ＳＡを含み、行列の全てのビット線ＢＬは、各感度増幅器に接続され、図８の実施例では、ｋ×ｑ＝ｎ個の感度増幅器を含むものとなっている。

多くの例では、特に、メモリアレイが大きい場合には、すなわち、データ格納のために設けられたメモリセルの数が多数となる場合、また、ピッチ、すなわち、ワード線あるいはビット線のそれらの次のワード線あるいはビット線との間の距離を短くしたり、メモリセルを小さくすることにより、それに呼応して、高いデータ格納密度が得られた場合には、素子中のｎ本のビット線のある割合となる数の感度増幅器を使うことが望ましくなる。この割合は、いわゆる、セグメント化されたワード線構造と呼ばれるもので、各ワード線ＷＬは、特定の数のメモリセルと、それと同数のビット線を含むセグメントに分割された構造となる。この実施例の概略を、図９に示すが、ここでは、ワード線とビット線の交点位置に置かれたメモリセルは図示していない。感度増幅器システム（あるいは、単一の感度増幅器ブロック）を含む電荷検出素子には、各ワード線セグメントのｋ本のビット線ＢＬに対応したｋ個の感度増幅器ＳＡが設けられている。マルチプレクサＭＵＸあるいはパスゲートを用いて、各セグメントのビット線ＢＬを、感度増幅器システムの対応する感度増幅器ＳＡに接続する。従って、ワード線セグメント上の全てのメモリセルは、並列に読み取りが可能となり、例えば、多重化により、同一の感度増幅器を用いて、以降の各ワード線セグメントを並列して読み取ることが可能となる。もちろん、これは、感度増幅器システムまたはブロックの一組の基準感度増幅器ＲＳＡ_１、ＲＳＡ_２が、同様に、マルチプレクサＭＵＸあるいはパスゲート手段を経由して、各ワード線セグメントのための基準ビット線ＲＢＬの組Ｐ／ＲＢＬに接続されていることを示している。特に、この構成は、感度増幅器ブロックの第一の感度増幅器ＳＡ_１が、第一ワード線セグメントの第一ビット線ＢＬ_１を検出し、第二ワード線セグメントの第一ビット線ＢＬ_ｋ＋１等を検出し、また、感度増幅器システムの第二の感度増幅器ＳＡ_２が、第一ワード線セグメントの第二ビット線ＢＬ_２を検出し、第二ワード線セグメントの第二ビット線ＢＬ_ｋ＋２等を検出するようになっている。

本発明によるメモリ素子の電荷検出素子の典型的な応用としては、多数の感度増幅器ブロックを用いたり、各ブロックに多数の感度増幅器を用いることが含まれるが、各ブロックには基準増幅器を一組だけ含む構成となる。また、いずれの場合でも、ノードＣＨＲＥＦは、一つのブロックの全ての感度増幅器に対して共通であることが分かる。また、上述した、セグメント化されたワード線の回路設計と、多重化された感度増幅器システムを用いる際には、感度増幅器システムを複数のサブブロックに分割することが可能であるが、これは、各ワード線セグメント内には、対応した数の組の基準ビット線が置かれることを示している。一組の基準ビット線の個々の線は、基準ビット線とワード線との交点にあるメモリセルの列をアドレス指定をするために用いられる。この組の第一基準ビット線のメモリセルが、論理値“１”の状態に書き込まれ、一方、第二基準ビット線のメモリセルが、論理値“０”の状態に書き込まれる。破壊的な読み取りでは、メモリセルで、分極の反転が発生するか発生しないことになる。第一の場合は、例えば、大きな出力電流信号が得られ、第二の場合は、小さい出力信号が得られる。これらの信号の平均が生成され、データ格納メモリセルから読み出された実際の値と比較されて、これにより、平均の基準値より大きいか小さいかを示す出力により、論理状態が決定される。

一般的に、完全な行の読み取りあるいは完全なワード線セグメントの読み取りには、二つの基準セルが必要となる。しかし、本発明のメモリセルの感度増幅器システムの一実施例では、メモリセルがランダムに読み出され並列して読み取られることがない場合には、単一の基準感度増幅器と単一の基準ビット線を用いるだけでよい。しかし、この場合には、事前読み取りサイクルを用いて、活性したワード線上の基準メモリセルを、分極状態のいずれかに交互に設定し、各々に対する基準値を得る必要があり、これにより、その平均値を生成して、感度増幅器への基準値として入力する。

以上で説明した内容から、本発明によるメモリ素子の感度増幅器システムの好適な実施例の詳細な説明は、一例としてのものであり、電荷検出素子は、特許請求の範囲で定義された本発明の主旨と範囲を逸脱しない範囲で、多くの方法で変更が可能であることは、当該技術分野に精通した者にとって明確に認識可能なものとなっている。

図１は、強誘電体メモリ材料のヒステリシス曲線の概要を示す図、 図２ａは、交差する電極線を有する受動的なマトリックス上でアドレス指定可能な構成の原理図、 図２ｂは、交差する電極線の重なりの間に置かれた強誘電体材料を含むセルを有する受動的なマトリックスの原理図、 図３は、本発明によるメモリ素子のブロック図、 図４は、本発明で用いられる擬似差動感度増幅器回路の好適な実施例の回路図、 図５は、本発明で用いられる擬似差動感度増幅器システムのブロック図、 図６は、本発明による一般的な荷電検出素子の概略ブロック図、 図７は、図２ａに示した構成と同様の交差する電極線と、交差する電極線の間に接続された電荷蓄積手段とを配置した受動的マトリックス構成をもつ、本発明による荷電検出素子、 図８は、本発明による、本発明の荷電検出素子を組み込んだ受動的なマトリックス上でアドレス指定可能なメモリの第一の実施例、 図９は、本発明による、本発明の荷電検出素子を組み込んだ受動的なマトリックス上でアドレス指定可能なメモリの第二の実施例である。

Claims (20)

1. 特に受動的なアドレス指定可能な電荷蓄積手段（６０１）の電荷を検出するための、電荷基準手段と感度増幅器システムを含む電荷検出素子であって、該素子は、
   並列に接続され、電荷蓄積手段（６０１）と類似の一組の第一と第二電荷基準手段（６００ａ、６００ｂ）であって、前記第一の電荷基準手段（６００ａ）は、第二の電荷基準手段（６００ｂ）と反対の分極を有し、前記第一および第二の電荷基準手段（６００ａ、６００ｂ）と電荷蓄積手段（６０１）は、共通の入力ノード（ＡＷＬ）を有することを特徴とする第一と第二電荷基準手段と、
   各電荷基準手段の出力ノード（ＲＢＬ_１、ＲＢＬ_２）と両者が接続された第一および第二の擬似差動基準感度増幅器（ＲＳＡ_１、ＲＳＡ_２）であって、前記第一および第二の擬似差動基準感度増幅器（ＲＳＡ_１、ＲＳＡ_２）は、共通の基準ノード（ＣＨＲＥＦ）に対して出力基準信号を生成するように適合させたことを特徴とする第一および第二の擬似差動基準感度増幅器と、
   共通の基準ノード（ＣＨＲＥＦ）と接続され共通の基準入力信号を受信するための第一入力と、電荷蓄積手段（６０１）からの出力信号を受信するための第二入力を有する擬似差動感度増幅器（ＳＡ）とを有し、擬似差動感度増幅器（ＳＡ）は、差動感度信号の符号に応じて、電荷蓄積手段の分極状態を表すデジタル論理レベルに変換された正あるいは負の差動感度信号を出力することが可能となることを特徴とした感度増幅器システム。
2. 請求項１記載の電荷検出素子において、擬似差動基準感度増幅器（ＲＳＡ_１、ＲＳＡ_２）と擬似差動感度増幅器（ＳＡ）は、ともに、同一の擬似差動感度増幅器回路となっていることを特徴とする感度増幅器システム。
3. 請求項２記載の電荷検出素子において、各擬似差動感度増幅器（ＲＳＡ_１、ＲＳＡ_２）は、一組のカスコード接続されたトランジスタ（４１０、４１２）と接続された入力差動ペアトランジスタ（４０２、４０４）と、一組のトランジスタ（４３４、４３６）とカスコード接続された電流源バイアスを行うペアトランジスタ（４３８、４４０）とから構成されており、各構成での前記カスコードは、感度増幅器のオープンループゲインを増加させることを特徴とする感度増幅器システム。
4. 請求項３記載の電荷検出素子において、入力トランジスタ（４０２、４０４）はｐ−チャンネルトランジスタと電流源トランジスタｎ−チャンネルトランジスタ（４３８、４４０）、あるいはその逆であることを特徴とする感度増幅器システム。
5. 請求項２記載の電荷検出素子において、各擬似差動感度増幅器回路（ＲＳＡ、ＳＡ）は、平衡双対出力（ＯＵＴＭ、ＯＵＴＰ）をもつ半平衡双対出力（ＩＮＰ、ＩＮＭ）を含むことを特徴とする感度増幅器システム。
6. 請求項２記載の電荷検出素子において、各擬似差動感度増幅器回路（ＳＡ）は、出力の共通モード電圧を制御するための切換え可能なキャパシタをもつ共通のフィードバックループ（４２６、４２８、４３０、４３２、４３４、４３６、４３８、４４０）を含むことを特徴とする感度増幅器システム。
7. 請求項２記載の電荷検出素子において、各擬似差動感度増幅器回路（ＳＡ）は、積分動作による切換え可能なキャパシタをもつ共通モードの自己バイアス生成のための手段（４３０、４３２）を含むことを特徴とする感度増幅器システム。
8. 請求項２記載の電荷検出素子において、各擬似差動感度増幅器回路（ＳＡ）は、積分動作をする正フィードバックラッチを含むことを特徴とする感度増幅器システム。
9. 請求項２記載の電荷検出素子において、各擬似差動感度増幅器回路（ＳＡ）は、自動的にオフセットをゼロにする補償のための手段を含むことを特徴とする感度増幅器システム。
10. 複数の受動的なアドレス指定可能な電荷蓄積手段（６０１）の電荷を検出するための電荷検出素子であって、該素子は、
    並列に接続され、電荷蓄積手段（７０１）と類似の少なくとも一組の第一と第二の電荷基準手段（７００）であって、前記第一の電荷基準手段（７００_−，１）は、第二の電荷基準手段（７００_−，２）と反対の分極を有し、前記少なくとも二組の電荷基準手段の各々は、共通の入力ノード（ＷＬ）と、各々が、前記少なくとも二つの組の各々において前記第一と第二電荷基準手段（７００）に接続された一組の共通の出力ノード（ＲＢＬ_１、ＲＢＬ_２）を有し、前記少なくとも二つの組の荷電基準手段（７００）はさらに少なくとも二つの荷電蓄積手段（７０１）と接続されたことを特徴とする一組の第一と第二の荷電基準手段と、
    第一および第二の擬似差動基準感度増幅器（ＲＳＡ_１、ＲＳＡ_２）であって、各々が、電荷基準手段（７００）の第一の共通の出力ノード（ＲＢＬ_１）と第二の共通の出力ノード（ＲＢＬ_２）と接続され、前記第一と第二の擬似差動基準感度増幅器（ＲＳＡ_１、ＲＳＡ_２）は、共通の基準ノード（ＣＨＲＥＦ）に対して出力基準信号を生成するように適合させたことを特徴とする第一および第二の擬似差動基準感度増幅器と、
    少なくとも二つの擬似差動感度増幅器（ＳＡ）であって、各々は、共通の基準入力信号を受信するための前記共通の基準ノード（ＣＨＲＥＦ）に接続された第一入力（ＩＮＰ）と、第二入力（ＩＮ）とを有しており、各入力は、前記少なくとも二つの電荷蓄積手段からの各出力信号を受信するために、前記少なくとも二つの電荷蓄積手段（７０１）の各一つの共通の出力ノード（ＢＬ）に接続されており、前記少なくとも二つの電荷蓄積手段（７０１）は、その直交する行と列からなるアレイの要素を形成し、行の電荷蓄積手段の各々は、前記少なくとも二つの共通の入力ノード（ＷＬ）の一つに接続され、列の電荷荷電蓄積手段の各々は、共通の出力ノード（ＢＬ）に接続されたことを特徴とする少なくとも二つの擬似差動感度増幅器とを有し、各擬似差動感度増幅器（ＳＡ）は、差動感度信号の符号に応じて、電荷蓄積手段の分極状態を表すデジタル論理レベルに変換された正あるいは負の差動感度信号を出力することが可能となることを特徴とした感度増幅器システム。
11. 請求項１０記載の電荷検出素子において、共通の入力ノード（ＷＬ）は、電荷蓄積メモリセル（７０１）のマトリックス上でアドレス指定可能なアレイのワード線電極（ＷＬ）の一部を形成し、電荷基準手段（７００）の共通の出力ノード（ＲＢＬ）は、一組の基準ビット線電極（ＲＢＬ_１、ＲＢＬ_２）を形成し、電荷基準手段の共通の出力ノード（ＢＬ）は、前記マトリックス上でアドレス指定可能なアレイのビット線電極を形成し、基準ビット線電極（ＲＢＬ_１、ＲＢＬ_２）の各々は、第一および第二の擬似差動感度増幅器（ＲＳＡ_１、ＲＳＡ_２）に割り当てられ、他のビット線電極（ＢＬ）の各々は、擬似差動感度増幅器（ＳＡ）の一つに割り当てられることを特徴とし、これにより、読み取りサイクルでは、選択された電荷蓄積セル（７０１）の各々の分極状態を順次あるいは並列に検出し、基準値と比較することが可能となることを特徴とする感度増幅器システム。
12. 請求項１１記載の電荷検出素子において、電荷検出素子が、この種類の一つ以上の電荷検出素子のブロックのサブブロック（ＳＢ）として設けられ、サブブロックの感度増幅器（ＲＳＡ，ＳＡ）は、マトリックス上でアドレス指定可能なアレイの対応する数のビット線電極（ＢＬ）に割り当てられており、各サブブロック（ＳＢ）の一組の基準ビット線（Ｐ／ＲＢＬ）が、アレイのビット線（ＢＬ）の間に分配されていることを特徴とする感度増幅器システム。
13. 請求項１１記載の電荷検出素子において、感度増幅器システムは、マトリックス上でアドレス指定可能なアレイ中のビット線電極（ＢＬ）と接続されたマルチプレクサ（ＭＵＸ）を含んでおり、アレイ中の複数の連続したｋ本のビット線（ＢＬ）は、その中のすべてのワード線電極（ＷＬ）のセグメントを定義しており、前記ｋ本のセグメントを定義するビット線は、電荷検出素子内の擬似差動感度増幅器（ＳＡ）の数に対応しており、一組の基準ビット線電極（Ｐ／ＲＢＬ）が、各ワード線セグメントのビット線電極に隣接して設けられ、各ワード線セグメントの基準電荷蓄積手段（７００）の組に接続していることを特徴とする感度増幅器システムであり、この構成により、ワード線セグメントの単一のワード線電極（ＷＬ）上の電荷蓄積メモリセル（７０１）が並列して読み取られ、適切なアドレス指定プロトコルを適用し、選択されたワード線のビット線電極（ＢＬ）を多重化することにより、全てのワード線セグメントを同様に順次読み取ることができ、設けられた電荷検出素子の擬似差動感度増幅器（ＳＡ）の各々に対してそれらの並列接続を確立することができることを特徴とする感度増幅器システム。
14. ヒステリシスを有する電気的に分極可能な誘電体メモリ材料、特に、強誘電体あるいはエレクトレット材料を含むマトリックス上でアドレス指定可能な不揮発性メモリ素子において、前記メモリ材料は、第一の組と第二の組の各々を並列にアドレス指定する電極（ＷＬ，ＢＬ）に接続した層に設けられており、第一の組の電極（ＷＬ）は、メモリ素子のワード線を構成し、第二の組の電極（ＢＬ）に対して実質的に直交する位置関係で設けられており、後者はメモリ素子のビット線を構成し、キャパシタに類似の構造をもつメモリセル（８０１）は、ワード線とビット線との間の交点のメモリ材料中で定義され、各メモリセルは、書き込み、読み取り操作に対して、ワード線（ＷＬ）およびビット線（ＢＬ）を介して選択的にアドレス指定され、メモリセル（８０１）に対する書き込み操作は、セルを定義する各ワード線とビット線を介してセルに印加された電圧によりセル中に所定の分極状態を確立することにより行われ、前記印加された電圧は、メモリセル（８０１）中に決定された分極状態を確立するか、その分極状態を切り換えることが可能であり、読み取り操作は、メモリセル（８０１）に対して電圧を印加し、ビット線（ＢＬ）の出力電流の少なくとも一つの電極パラメータを検出することにより行われることを特徴とするメモリ素子であり、
    請求項１１記載の少なくとも一つの電荷検出素子が、読み取り操作の間に前記メモリセル（８０１）の前記分極状態を検出するために設けられており、前記メモリ素子は、前記少なくとも一つの電荷検出素子が、少なくとも一つのシステムサブブロック（ＳＢ）を含む擬似差動感度増幅器システムであり、前記少なくとも一つのサブブロック（ＳＢ）は、前記読み取り操作の間に少なくとも一つのメモリセル（８０１）の分極状態を検出するための少なくとも一つの擬似差動感度増幅器回路（ＳＡ）と、前記読み取り 操作の間に二つの基準メモリセル（８００）の分極状態を検出するための、二つの基準感度増幅器回路（ＲＳＡ _１ 、ＲＳＡ _２ ）とを含み、前記基準強誘電体メモリセル（８００）は反対の分極状態を有し、前記擬似差動基準感度増幅器回路（ＲＳＡ _１ 、ＲＳＡ _２ ）は共通のノード（ＣＨＲＥＦ）を介して前記少なくとも一つの擬似差動感度増幅器回路（ＳＡ）に接続されていることを特徴とするメモリ素子。
15. 請求項１４記載のメモリ素子において、前記少なくとも一つのシステムサブブロック（ＳＢ）は、前記読み取り操作の間に、対応する複数のメモリセル（８０１）の各分極状態を検出するための複数の前記差動感度増幅器（ＳＡ）を含むことを特徴とするメモリ素子。
16. 請求項１４記載のメモリ素子において、第一および第二の基準感度増幅器回路（ＲＳＡ_１、ＲＳＡ_２）は、前記共通ノード（ＣＨＲＥＦ）に対して、第一および第二の基準メモリセル出力信号の平均値を生成するように適合され、それと接続されている前記少なくとも一つの感度増幅器回路（ＳＡ）は、前記共通ノード（ＣＨＲＥＦ）の出力信号を、メモリセル（８００）の出力信号と比較するように適合されていることを特徴とするメモリ素子。
17. 請求項１４記載のメモリ素子において、前記少なくとも一つの感度増幅器回路（ＳＡ）と前記少なくとも一つの基準感度増幅器回路（ＲＳＡ）は、同一の増幅器回路で実現されていることを特徴とするメモリ素子。
18. 請求項１７記載のメモリ素子において、前記同一の増幅器回路（ＳＡ、ＲＳＡ）は、基準側とアレイ側を含み、前記基準側は、前記アレイ側の回路構成の鏡映となっていることを特徴とするメモリ素子。
19. 請求項１４記載のメモリ素子において、前記擬似差動感度増幅器システムは、複数のシステムサブブロック（ＳＢ）を含むことを特徴とするメモリ素子。
20. 請求項１９記載のメモリ素子において、各サブブロック（ＳＢ）は、対応する数のメモリセルの分極状態を検出するための前記感度増幅器回路（ＳＡ）を含むことを特徴とするメモリ素子。