KR100687998B1 - 전하 감지 장치 및 전하 감지 장치가 제공되는 매트릭스-어드레싱가능 메모리 장치 - Google Patents

전하 감지 장치 및 전하 감지 장치가 제공되는 매트릭스-어드레싱가능 메모리 장치 Download PDF

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로버트 슈와이커트
가이르 아이. 라이슈타트
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띤 필름 일렉트로닉스 에이에스에이
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Abstract

전하-저장 수단(601)의 전하를 감지하기 위한 전하 감지 장치는 전하-저장 수단(601)과 병렬로 연결되고 전하-저장 수단(601)과 유사하며 각각 반대의 분극을 가진 제 1 및 제 2 전하 기준 수단(600a, 600b)을 포함한다. 전하 기준 수단(600a, 600b) 및 전하-저장 수단(601)은 공통 입력 노드(WL)를 갖고, 제 1 및 제 2 의사-차동 기준 감지 증폭기(RSA1, RSA2)는 의사-차동 감지 증폭기(SA)에 연결된 공통 기준 노드(CHREF)에 기준 신호를 생성하기 위하여 전하 기준 수단(600a, 600b)의 출력 노드(RBL1, RBL2)에 연결된다. 의사-차동 감지 증폭기(SA)는 전하-저장 수단(601)으로부터 출력을 수신하기 위한 제 2 입력을 갖고, 전하-저장 수단의 극성 상태를 지시하는 출력 신호를 생성한다. 복수 개의 전하-저장 수단(701)을 감지하도록 적응되고 적어도 2쌍의 전하 기준 수단을 포함하는 또 다른 실시예가 또한 기술된다. 히스테리시스를 나타내며 전기적으로 분극가능한 절연 메모리 재료 및 전하 감지 장치를 포함하는 비휘발성 매트릭스-어드레싱가능 메모리 시스템이 또한 청구된다.

Description

전하 감지 장치 및 전하 감지 장치가 제공되는 매트릭스-어드레싱가능 메모리 장치{CHARGE SENSING DEVICES AND A MATRIX-ADDRESSABLE MEMORY DEVICE PROVIDED THEREWITH}
본 발명은 하나의 수동 어드레싱가능 전하-저장 수단의 전하를 감지하기 위한 전하 기준 수단 및 감지 증폭기 시스템을 포함하는 전하 감지 장치에 관한 것이다.
마지막으로 본 발명은 히스테리시스를 나타내는 전기적으로 분극가능한 절연 메모리 재료, 특히, 강유전성(ferroelectric) 또는 일렉트렛(electret) 재료를 포함하는 비휘발성 수동 매트릭스-어드레싱가능 메모리 장치에 관한 것으로서, 상기 메모리 재료는 각각 평행한 어드레싱 전극들의 제 1 세트 및 제 2 세트에 접촉하는 층에 제공되고, 제 1 세트의 전극들은 메모리 장치의 워드라인을 구성하며 제 2 세트의 전극들과 실질적으로 직교하는 관계로 제공되며, 제 2 세트의 전극들은 메모리 장치의 비트라인을 구성하며, 커패시터형 구조를 가진 메모리 셀들은 워드라인과 비트라인 사이의 교차부에서의 메모리 재료에 한정되며, 각각의 메모리 셀은 워드라인 및 비트라인을 경유하여 기록/판독 동작을 위해 선택적으로 어드레싱될 수 있고, 메모리 셀로의 기록 동작은 셀을 한정하는 각각의 워드라인 및 비트라인을 경유하여 셀에 인가되는 전압에 의하여 셀의 목적하는 분극 상태를 설정함으로써 일어나고, 상기 인가된 전압은 메모리 셀의 결정된 분극 상태를 설정하거나 메모리 셀의 분극 상태들 사이에서 스위칭될 수 있으며, 판독 동작은 메모리 셀에 전압을 인가하고 비트라인 상의 출력 전류의 적어도 하나의 전기적 파라미터를 검출함으로써 일어나며, 본 발명에 따른 하나 이상의 전하 감지 장치들은 판독 동작 동안에 상기 메모리 셀의 상기 분극 상태들을 감지하기 위해 제공된다.
강유전체의 속성은 전극들의 서브클래스를 구성하고, 강유전체는 외부 전기장이 존재하지 않는 경우 적어도 2가지의 자발적인 분극 벡터의 평형 방향을 갖는 전기적으로 분극가능한 재료이고, 강유전체에서 자발적인 분극 벡터는 전기장에 의해 상기 방향들 사이에서 스위칭될 수 있다. 상기와 같은 잔류 분극의 쌍안정 상태를 갖는 재료에 의해 나타나는 메모리 효과는 메모리 어플리케이션에 사용될 수 있다. 분극 상태 중 하나는 로직 "1"로 간주되고, 다른 분극 상태는 로직 "0"으로 간주된다. 전형적인 수동 매트릭스 어드레싱 메모리 어플리케이션은 매트릭스의 에지로부터 적절한 전극들의 선택적인 여기에 의해 개별적으로 전기적으로 액세스될 수 있는 교차점의 매트릭스를 형성하기 위하여 2 세트의 평행한 전극들을 일반적으로 직교 방식으로 서로 교차시킴으로써 구현된다. 강유전성 재료의 층은 교차점이 메모리 셀로서 기능할 수 있도록 커패시터와 같은 방식으로 전극 세트들 사이에 제공된다. 2개의 전극 사이에 전위차를 인가할 때, 셀의 강유전성 재료는 대체로 히스테리시스 곡선 또는 히스테리시스 곡선의 일부를 따라가는 분극 응답을 생성하는 전기장에 놓인다. 전기장의 방향 및 크기를 조정함으로써, 메모리 셀은 목 적하는 로직 상태가 될 수 있다. 이러한 유형의 장치의 수동 어드레싱은 간단한 제조 및 고밀도 교차점을 야기한다.
평행한 전극들의 일 세트는 보통 워드라인으로 언급되고, 다른 세트는 비트라인으로 언급된다. 전자 회로는 전압 대 시간 프로토콜을 구성하는 타이밍 시퀀스를 채택함으로써 메모리 매트릭스 상에서 구동 및 감지 동작을 수행한다. 선택된 워드라인 및 비트라인 상의 전위들은 구동 및 감지 동작 동안에 몇몇 미리 정의된 전위 레벨 중 하나에 접근하거나 일치하도록 제어된다. 부가하여 비트라인은 타이밍 시퀀스의 특정 기간 내에서 비트라인과 상기 비트라인에 연결된 셀 사이에 흐르는 전하를 감지하는 회로에 연결된다. 이러한 전하 감지 회로는 감지 증폭기를 포함한다. 감지 증폭기는 일반적으로 메모리 셀의 분극 응답을 전압 값 또는 전하 기준 값과 비교한다. 다수의 상이한 기술들이 기준 값을 형성하기 위해 사용될 수 있다. 안정적이고 예측가능한 상태를 가정하면, 기생 기여(parasitic contribution)는 원칙적으로 판독 사이클 동안 감지 증폭기에 의해 레코딩되는 것으로부터 고정된 전하량을 뺌으로써 제거될 수 있다. 그러나, 기생 기여의 크기 및 가변성으로 인하여 많은 경우에 기생 기여는 부적절하다. 제조 공차에 부가하여, 피로 및 각인 이력(imprint history)은 동일한 메모리 장치의 상이한 셀들 사이에서 넓은 한계 내에서 가변될 수 있고, 활성 비트라인과 연관된 기생 전류는 상기 비트라인 상의 어드레싱되지 않은 셀의 실제 로직 상태에 의존할 수 있다. 그리하여, 기준 레벨들은 이러한 문제점들을 처리하기 위하여 이웃하는 셀들로부터 획득될 수 있다.
강유전체 커패시터의 분극 상태를 결정하기 위해 사용되는 기준 전압 회로는 미국 특허 제 5,218,566호(Papaliolios)에 제시된다. 상기 회로는 한 쌍의 강유전체 커패시터를 포함하고, 각각의 커패시터는 반대의 분극 상태로 분극되며, 각각의 감지 커패시터 내로 저장된 전하를 방전한다. 감지 커패시터를 단락(short-circuit)시킴으로써, 기준 전압은 획득되어, 다른 강유전체 커패시터들에 의해 생성된 메모리 셀 신호들을 비교하기 위해 사용될 수 있다. 미국 특허 제 5,999,439호(Seyyedy)는 유사한 접근법을 제시하는데, 여기서, 멀티플렉싱된 감지 증폭기는 메모리 셀 상에 저장된 데이터를 한 쌍의 기준 셀들로부터 생성된 싱글엔드 기준 전압과 비교하기 위하여 사용된다. 그러나, 이러한 양 회로는 감지 증폭기 상의 요구조건들을 덜 까다롭게 만드는 능동 매트릭스 어드레싱 메모리를 갖는다. 수동 매트릭스 어드레싱 메모리에서는, 현저히 더 낮은 입력 신호가 존재하나, Papaliolio도 Seyyedey도 이러한 문제점에 대한 어떠한 해결책도 제시하지 않는다.
미리 설정된 상태의 기준 셀에 대한 기준에 의해 어레이 메모리 셀의 상태를 감지하는 의사-차동 감지 증폭기(pseudo-differential sense amplifier)가 미국 특허 제 5,572,474호(Sheen 등)에 기술된다. 감지 증폭기는 어레이 메모리 셀에 결합된 입력단(input stage)을 갖고, 어레이 메모리 셀은 출력이 생성되는 차동단(differential stage)에 신호를 제공한다. 입력단은 프로세스, 온도 및 다른 외부 변동이 차동 출력에 영향을 미치는 것을 제거하기 위하여 컴포넌트들이 각 측에서 매칭되는 기준측 및 어레이측 캐스코드 회로(cascode circuit)를 갖는다. 그러나, Sheen 등의 해결책은 MOS 트랜지스터의 이득의 이점에 의지하고, 자동-제로 오프셋 소거(auto-zero offset cancellation)를 달성하지 못하며, 우수한 전하 밸런스가 요구된다.
미국 특허 제 5,638,322호(Lacey)는 개선된 공통-모드 노이즈 거부를 갖는 의사-차동 감지 증폭기를 기술한다. 감지 증폭기는 어레이 경로를 경유하여 메모리 셀에 연결되고, 메모리 셀의 상태를 나타내는 출력 신호를 생성한다. 감지 증폭기는 어레이 노드를 경유하여 어레이 경로에 연결된 어레이 로드 장치(array load device), 기준 노드를 경유하여 기준 경로에 연결된 기준 로드 장치, 기준 노드에 연결된 제 1 입력을 구비하는 차동단, 어레이 노드에 연결된 제 2 입력 및 출력 신호를 생성하는 출력을 포함한다. 감지 증폭기는 부가하여 노이즈 발생에 의해 야기된 어레이 노드의 신호 변화를 보상하기 위하여 기준 노드에 연결된 밸런싱 장치를 포함하고, 그리하여 셀 상태의 전이가 일어날 때 감지 증폭기의 응답 지연을 감소시킨다. 그러나, 메모리 엘리먼트는 신호를 증폭시키는 MOSFET이고, Lacey는 어떠한 방식으로 강유전체 메모리의 요구조건에 대하여 이득 및 정확성을 갖는 의사-차동 감지 증폭기를 달성하는지에 대하여 제시하지 않는다.
그리하여, 본 발명의 주요 목적은 박막의 형태를 갖는 폴리머 강유전체 메모리 재료와 함께 사용하기에 특히 적합한 감지 증폭기 시스템을 구비한 전하 감지 장치 및 그러한 감지 증폭기 시스템을 채택하는 비휘발성 수동 매트릭스-어드레싱가능 메모리 장치를 제공하는 것이다.
특히, 본 발명의 목적은 기준 전압이 한 쌍의 강유전체 커패시터들을 사용함으로써 생성될 때 개선된 전하 밸런스를 갖는 감지 증폭기 시스템을 구비한 전하 감지 장치를 제공하는 것이고, 여기서, 각각의 강유전체 커패시터는 반대의 분극 상태로 분극화된다.
부가하여, 본 발명의 목적은 또한 출력 공통-모드 전압 및 공통-모드 셀프-바이어스 생성, 그리고 자동-제로 오프셋 소거를 제어할 수 있는 전하 감지 장치를 제공하는 것이다.
상기한 목적들 및 부가의 특징 및 이점은 본 발명에 따른 전하 감지 장치로 본 발명에 따라 실현되고, 상기 전하 감지 장치는 전하-저장 수단에 병렬로 연결되고 전하-저장 수단과 유사한 한 쌍의 제 1 및 제 2 전하 기준 수단을 포함하며, 상기 제 1 전하 기준 수단은 제 2 전하 기준 수단과 반대의 분극을 갖고, 상기 제 1 및 제 2 전하 기준 수단 및 전하-저장 수단은 공통 입력 노드를 가지며; 제 1 및 제 2 의사-차동 기준 감지 증폭기는 각 전하 기준 수단의 출력 노드에 연결되며, 상기 제 1 및 제 2 의사-차동 증폭기는 공통 기준 노드에 출력 기준 신호를 생성하도록 적응되며; 의사-차동 감지 증폭기는 공통 기준 입력 신호를 수신하기 위해 공통 기준 노드에 연결된 제 1 입력 및 전하-저장 수단으로부터 출력 신호를 수신하기 위한 제 2 입력을 가지며; 상기 의사 차동 감지 증폭기는 출력 공통 모드 전압을 제어하고 공통 모드 셀프 바이어스를 생성하는 수단, 및 자동-제로 오프셋 소거를 위한 추가의 수단을 포함하며, 상기 의사 차동 감지 증폭기는 상이한 차동 감지 신호의 표시에 따라 전하 저장 수단의 분극 상태를 나타내는 디지털 로직 레벨로 전환되는 상이한 포지티브 또는 네거티브 신호를 출력하도록 이네이블된다.
삭제
바람직하게, 각각의 의사-차동 감지 증폭기 회로는 한 쌍의 캐스코드 트랜지스터에 연결된 입력 차동 쌍 트랜지스터, 및 한 쌍의 트랜지스터와 캐스코드된 전류 소스 바이어싱 쌍 트랜지스터를 포함하고, 상기 캐스코드는 각각의 경우에 감지 증폭기 개방-루프 이득을 증가시킨다. 그 때, 입력 트랜지스터들은 p-채널 트랜지스터이고, 전류-소스 트랜지스터는 n-트랜지스터일 수 있거나, 그 반대일 수도 있다.
바람직하게, 각각의 의사-차동 감지 증폭기 회로는 밸런싱된 이중 출력을 갖는 세미-밸런싱된 이중 입력을 포함한다.
바람직하게, 공통-모드 전압 제어를 위한 수단은 스위칭된 커패시터 공통 피드백 루프를 포함한다.
바람직하게, 통합 스위칭된 커패시터 공통-모드 셀프-바이어스 생성(integral switched capacitor common mode self-bias generation)을 위한 수단은 피드백 루프에 포함된다.
바람직하게, 각각의 의사-차동 감지 증폭기 회로는 통합 포지티브 피드백 래치를 포함한다.
삭제
바람직하게 본 발명에 따른 전하 감지 장치는 병렬로 전하 저장 수단과 유사하게 접속된 적어도 두 쌍의 제1 및 제2 전하 기준 수단을 포함하며, 상기 제1 전하 기준 수단은 제2 전하 기준 수단의 반대 분극을 가지며, 상기 제 1 및 제 2 전하 기준 수단 및 전하 저장 수단은 공통 입력 노드를 가지며;제 1 및 제 2 의사-차동 기준 감지 증폭기 모두는 각각의 전하 기준 수단의 출력 노드에 연결되고, 상기 제 1 및 제 2 의사-차동 기준 감지 증폭기는 공통 기준 노드에 출력 기준 신호들을 생성하도록 적응되며; 의사-차동 감지 증폭기는 공통 기준 입력 신호를 수신하기 위해 상기 공통 기준 노드에 연결된 제 1 입력 및 전하-저장 수단으로부터 출력 신호를 수신하는 제 2 입력을 가지며; 이로써 의사-차동 감지 증폭기는 차동 감지 신호의 표시에 따라 전하-저장 수단의 분극 상태를 표시하는 디지털 로직 레벨로 전환되는 차동 포지티브 또는 네거티브 감지 신호를 출력할 수 있다.
후자의 감지 증폭기 시스템의 바람직한 실시예에서, 공통 입력 노드는 전하-저장 메모리 셀의 메트릭스-어드레싱가능 어레이의 워드라인 전극들의 일부를 형성하고, 전하 기준 수단의 공통 출력 노드는 한 쌍의 기준 비트라인 전극들을 형성하며, 전하 저장 수단의 공통 출력 노드는 상기 매트릭스-어드레싱가능 어레이의 비트라인 전극들을 형성하며, 각각의 기준 비트라인 전극은 각각 제 1 및 제 2 의사-차동 기준 감지 증폭기에 할당되고, 각각의 다른 비트라인 전극은 의사-차동 감지 증폭기 중 하나에 할당되어, 판독 사이클에서 각각 선택된 전하-저장 메모리 셀들의 분극 상태는 기준 값과 비교하여 순차적으로 또는 병렬로 동시에 검출될 수 있다.
이러한 바람직한 실시예에서, 감지 증폭기 시스템은 유리하게 이러한 종류의 하나 이상의 감지 증폭기 시스템의 블록 내의 서브블록으로서 제공될 수 있고, 그 결과 서브블록의 감지 증폭기들은 대응하는 수의 매트릭스-어드레싱가능 어레이의 비트라인 전극들에 할당되며, 각각의 서브블록의 기준 비트라인 쌍은 어레이의 비트라인들 가운데 분배된다. 대안적으로, 감지 증폭기 시스템은 유리하게 매트릭스-어드레싱가능 어레이의 비트라인 전극들에 연결된 멀티플렉서를 포함할 수 있고, 어레이의 연속적인 다수의 비트라인들은 그 내부에 있는 모든 워드라인 전극들의 세그먼트를 한정하며, 상기 세그먼트-한정 비트라인의 수는 감지 증폭기 시스템의 의사-차동 감지 증폭기의 수에 대응하며, 한 쌍의 기준 비트라인 전극들은 각 워드라인 세그먼트 내 비트라인 전극들에 인접하게 제공되고 각 워드라인 세그먼트 내 기준 전하-저장 수단들의 쌍들을 연결하여, 워드라인 세그먼트의 단일 워드라인 전극 상에 있는 전하-저장 메모리 셀들은 동시에 판독될 수 있고, 모든 워드라인 세그먼트는 유사하게 차례로 적절한 어드레싱 프로토콜을 인가함으로써 그리고 선택된 워드라인의 비트라인 전극들을 멀티플렉싱함으로써 감지 증폭기 시스템의 각각의 의사-차동 감지 증폭기로의 병렬 연결을 설정한다.
마지막으로, 앞서 언급된 목적들 및 부가의 특징 및 이점들은 비휘발성 매트릭스-어드레스가능 메모리 장치로 본 발명에 따라 실현되며, 상기 적어도 하나의 전하 감지 장치는 적어도 하나의 시스템 서브블록(SB)을 포함하는 의사-차동 감지 증폭기 시스템이며, 상기 적어도 하나의 시스템 서브블록(SB)은 상기 판독 동작 동안 적어도 하나의 메모리 셀(801)의 분극 상태를 감지하기 위해 적어도 하나의 의사-차동 감지 증폭기 회로(SA) 및 상기 판독 동작 동안 2개의 기준 메모리 셀(800)의 분극 상태를 감지하는 2개의 기준 감지 증폭기 회로(RSA1, RSA2)를 포함하며, 상기 의사-차동 기준 감지 증폭기 회로(RSA1, RSA2)는 공통 노드를 통해 상기 저거도 하나의 의사-차동 감지 증폭기 회로(SA)와 접속된다.
본 발명에 따른 메모리 장치의 유리한 실시예에서, 적어도 하나의 시스템 서브블록은 상기 판독 동작 동안에 대응하는 복수 개의 메모리 셀의 각각의 분극 상태를 감지하기 위한 복수 개의 상기 의사-차동 감지 증폭기 회로를 포함한다.
본 발명에 따른 메모리 장치의 또 다른 유리한 실시예에서, 제 1 및 제 2 기준 증폭기 회로는 상기 공통 노드에 제 1 및 제 2 기준 메모리 셀 출력 신호의 평균을 생성하도록 적응되며, 제 1 및 제 2 기준 증폭기 회로에 연결된 적어도 하나의 감지 증폭기 회로는 상기 공통 노드에서의 출력 신호를 메모리 셀로부터의 출력 신호와 비교하도록 적응된다.
유리하게, 적어도 하나의 감지 증폭기 회로 및 적어도 하나의 감지 증폭기 회로는 동일한 증폭기 회로로 구현되고, 바람직하게 동일한 증폭기 회로는 기준측 및 어레이측를 포함하며, 상기 기준측는 상기 어레이측의 회로 구조를 미러링한다.
본 발명에 따른 메모리 장치의 부가의 유리한 실시예에서, 의사-차동 감지 증폭기 시스템은 복수 개의 서브블록들을 포함한다.
본 발명에 따른 메모리 장치의 부가의 유리한 실시예에서, 각각의 서브블록은 대응하는 수의 메모리 셀들의 분극 상태를 감지하기 위해 복수 개의 상기 감지 증폭기 회로를 포함한다.
본 발명은 이제 첨부된 도면과 관련하여 예시적인 실시예를 논의하여 보다 더 상세히 설명될 것이다.
도 1은 강유전체 메모리 재료의 개략적인 히스테리시스 곡선을 보여준다.
도 2a는 교차하는 전극 라인들을 가진 수동 매트릭스-어드레싱 장치의 원리도이다.
도 2b는 교차하는 전극 라인들의 중첩 사이에서 국부화된 강유전체 재료를 포함하는 셀들을 구비한 수동 매트릭스의 원리도이다.
도 3은 본 발명에 따른 메모리 장치의 블록도이다.
도 4는 본 발명에 따른 의사-차동 감지 증폭기의 바람직한 실시예에 대한 회로도이다.
도 5는 본 발명에 따른 의사-차동 감지 증폭기 시스템의 블록도이다.
도 6은 본 발명에 따른 일반적인 전하 감지 장치의 개략적인 블록도이다.
도 7은 도 2a에 도시된 장치와 유사한 교차하는 전극 라인들을 구비하고 교차하는 전극 라인들 사이에 연결된 전하-저장 수단을 구비한 수동 매트릭스 장치에 제공되는 본 발명에 따른 전하 감지 장치이다.
도 8은 본 발명에 따른 수동 매트릭스-어드레싱가능 메모리의 제 1 실시예이고 본 발명의 전하 감지 장치를 포함한다.
도 9는 본 발명에 따른 수동 매트릭스-어드레싱가능 메모리의 제 2 실시예이고 본 발명의 전하 감지 장치를 포함한다.
바람직한 실시예들을 참조하여 본 발명이 설명되기 이전에, 일반적인 배경에 대한 간단한 검토가 강유전체 재료의 히스테리시스 및 매트릭스-어드레싱가능 강유전체 메모리의 구조를 참조하여 제공될 것이다.
도 1을 참조하면, 히스테리시스 곡선(100)을 가진 강유전성 재료는 항전기장(coercive field) EC을 초과하는 전기장이 인가될 때 그 분극 방향이 변화된다. 히스테리시스 곡선은 편의를 위하여 가로축을 따라 전기장이 아니라 전압으로 도시된다. 전압은 강유전체 재료층의 두께에 전기장을 곱함으로써 계산된다. 포화 분극, PS은 교차점, 예를 들어, 메모리 셀에 공칭 스위칭 전압 VS이 가해질 때마다 발생한다. 일단 전기장이 제거되면, 분극은 2개의 잔류 분극 상태 중 하나로, 110에서 +PR 및 112에서 -PR로 복귀할 것이다.
도 2a는 직교하여 교차하는 전극 라인들의 매트릭스를 보여준다. 표준 용어를 확인하기 위하여, 본 명세서에서 수평의 (행) 전극 라인들은 워드라인(200), 축약형 WL으로 언급되고 수직의 (열) 전극 라인들은 비트라인(210), 축약형 BL으로 언급된다. 구동 및 감지 동작 동안에, 선택된 워드라인(202) 및 하나 이상의 비트라인(212)이 활성화된다. 상기 셀의 주어진 분극 방향을 정하기 위하여(기록), 또는 미리 설정된 분극 방향을 모니터링하기 위하여(판독), 주어진 메모리 셀(220)을 스위칭하기에 충분히 높은 전압을 인가하는 것이 바람직하다(도 2b 참조). 전극들(200, 210) 사이에 배치된 강유전체 재료층은 강유전체 커패시터(222)처럼 기능한다. 따라서, 셀(220)은 전위 차이가 공칭 스위칭 전압 VS과 동일하도록 연관된 워드라인(202)과 비트라인(212)(활성 라인)의 전위를 설정함으로써 선택된다. 동시에, 어드레싱되지 않은 셀(220)에서 교차하는 다수의 워드라인(200) 및 비트라인(210)은 이러한 셀들(220)에서의 전압 방해가 최소로 유지되도록 전위가 제어되어야 한다.
도 3을 참조하여 일반화된 방식으로 수동 매트릭스-어드레싱가능 메모리 장치의 전체 기능 및 구조를 검토하는 것이 유용하며, 여기서, 상기 수동 매트릭스-어드레싱가능 메모리 장치는 이하에서 예시의 방법에 의해 당업계에 일반적으로 공지된 바와 같이 강유전체 메모리로서 언급되고, 본 발명에 따르면 의사-차동 감지 증폭기는 강유전체 메모리 셀의 분극 상태를 감지하기 위하여 사용된다.
도 3은 단순화된 블록도의 형태로 본 발명에 따른 매트릭스-어드레스가능 강유전체 메모리 장치의 구조 및/또는 기능 엘리먼트를 도시한다. 메모리 매크로(memory macro)(310)는 메모리 어레이(300), 행 및 열 디코더(32; 302), 감지 증폭기(306), 데이터 래치(308) 및 여분 워드라인 및 비트라인(304, 34)로 구성된다. 메모리 어레이(300)는 워드라인(200) 및 비트라인(210)의 매트릭스를 포함한다. 행 및 열 디코더(32; 302)는 메모리 셀의 어드레스를 디코딩하는 반면, 감지는 감지 증폭기(306)에 의해 수행된다. 데이터 래치(308)는 데이터 일부 또는 전부가 메모리 제어 로직(320)으로 전달될 때까지 데이터를 유지한다. 메모리 매크로(310)로부터 판독된 데이터는 특정 비트 에러율(BER)을 가질 것이고, 비트 에러율은 메모리 어레이(300) 내의 결함 워드라인 및 비트라인을 여분 워드라인 및 비트라인(304, 34)으로 대체함으로써 감소될 수 있다. 에러 검출을 수행하기 위하여, 메모리 매크로(310)는 에러 정정 코드(ECC) 정보를 포함하는 데이터 필드를 가질 수 있다. 메모리 제어 로직(320) 모듈은 메모리 매크로(310)에 대한 디지털 인터페이스를 제공하고 메모리 어레이(300)의 판독 및 기록을 제어한다. 메모리 초기화 및 결함 워드라인 및 비트라인을 여분 워드라인 및 비트라인(304; 34)으로 대체하는 로직은 메모리 제어 로직(320)에서 마찬가지로 발견될 것이다. 장치 제어기(330)는 메모리 제어 로직(320)을 외부 버스 스탠다드에 연결한다. 전하 펌프 메커니즘(340)은 메모리 셀을 판독 및 기록하기 위해 요구되는 소정 전압을 생성한다.
앞서 논의된 바와 같이 강유전체 메모리 셀로 데이터를 저장하고 강유전체 메모리 셀로부터 데이터를 판독하기 위해 적용되는 특정 바람직한 실시예들이 이제 수동 매트릭스 어드레싱 메모리의 메모리 셀들을 판독함으로써 나오는 훨씬 더 작은 신호들을 감지하는 것의 보다 일반적인 문제점에 대하여 기술된다. 특히, 이러한 특징은 활성 비트 라인의 배경 전류와 판독되고 있는 활성 셀로부터 유출되는 전하의 크기 차에서 명백하다.
본 발명에 의해 제안되는 미세 입력 전류의 부정확한 증폭에 대한 일반적인 해법은 자동-제로 오프셋 소거 및 우수한 전하 밸런스를 갖는 정교한 고-이득 스위칭-커패시터를 도입하는 것이다. 이것은 기준 전압이 한 쌍의 강유전체 커패시터를 사용함으로써 형성되고 각각의 커패시터가 반대 분극 상태로 분극화됨을 가정한다. 그 때, 배경 전류는 보다 쉽게 보상될 수 있기 때문에, 기준 셀들로부터 생성된 싱글-엔드 기준 전압은 다른 강유전체 커패시터에 의해 생성된 메모리 셀 신호들의 비교를 돕기 위하여 사용될 수 있다.
본 발명에 따른 메모리 장치에 사용되는 감지 증폭기 시스템을 구비한 전하 감지 장치는 이제 도 4 및 도 5를 참조하여 더 자세히 설명될 것이다. 도 4는 의사-차동 감지 증폭기 회로의 회로도를 보여주고, 이러한 감지 증폭기 회로는 도 5에 도시된 본 발명에 따른 감지 증폭기 시스템에 사용되는 감지 증폭기에 대응하며, 감지 증폭기 회로는 연산 증폭기 블록(500, 502, 504)에 의해 표시된다. 도 5에서, 연산 증폭기 블록(502 및 504)은 병렬로 연결된 2개의 기준 증폭기를 나타낸다. 2개의 기준 비트 라인들(508, 510)은 2개의 기준 감지 증폭기(502, 504)의 공유 입력, 즉, 노드 INR에서 함께 결합된다. 판독 동작 바로 이전에, 2개의 기준 비트라인 엘리먼트(514a; 516a) 중 하나는 로직 1로 기록되고 나머지는 로직 0으로 기록된다. 따라서, 그 다음, 판독 동작 동안에, 노드 CHREF에서의 결과 전압은 로직 1 및 로직 0 상태의 평균을 나타낼 것이다. 노드 CHREF에서의 결과적인 소위 전하 기준은 부가하여 1차 감지 증폭기(500)에 의해 증폭된다. 노드 CHREF로부터 차동 출력 Voutdiff = SAoutp - SAoutm 으로의 이득은 차이 Voutdiff 에 의해 주어지는 기준 레벨이 로직 1과 로직 0 사이의 전압차의 절반만큼 노드 INR에서의 활성 엘리먼트에 의해 주입되는 전하를 오프셋하도록 한다. 비트라인 커패시턴스와 강유전체 전하 사이의 양호한 매칭 가정 하에서, 활성 비트라인 BL 상의 로직 1 및 로직 0에 대응하는 Voutdiff 전압은 OV에 중심이 놓일 것이다. 이러한 방식으로, 로직 1 상태의 메모리 엘리먼트는 Voutdiff > 0를 가질 것이고 로직 0 상태의 메모리 엘리먼트는 Voutdiff < 0을 가질 것이다. 그 다음 Voutdiff 전압은 판독 데이터 비트에 대응하는 로직 상태를 검출하기 위해 래치된다.
도 5에서의 감지 증폭기 시스템은 다수 n개의 감지 증폭기(500)를 포함할 수 있고, 그리하여 도 5의 엘리먼트(530)는 감지 증폭기(500)와 동일한 미도시된 n-1 개의 감지 증폭기의 로드 커패시턴스를 나타낸다. 실제적인 실시예에서, 도 5에 도시된 감지 증폭기 시스템은 예를 들어, 32개의 활성 감지 증폭기(500)에 공통으로 연결된 하나의 노드 CHREF를 구비한다. 즉, 도 5는 n 개의 활성 감지 증폭기(500)에 연결된 하나의 노드 CHREF의 블록을 나타낸다. n은 본 발명에서 사용되는 감지 증폭기 시스템이 동일한 노드 CHREF 및 2개의 기준 증폭기(502, 504)를 공 유하는 매우 많은 수의 감지 증폭기(500)를 포함할 수 있도록 적절히 큰 수로 선택될 수 있다. 더욱이, 각각의 메모리 장치는 도 5에 도시된 것과 동일한 복수 개의 감지 증폭기 시스템 서브블록들을 포함할 수 있다.
이제 도 5의 op-amp 블록(500, 502, 504) 중 하나와 유사한 의사-차동 감지 증폭기의 회로도는 단일 의사-차동 감지 증폭기의 회로 레이아웃을 보여주는 도 4의 회로도를 참조하여 설명될 것이다. 도 4의 회로도는 다소 개괄적이므로 기생 엘리먼트들을 포함하나, 기생 엘리먼트는 회로 기능에 전혀 무관하다. 예를 들어, 460a,b,c,d,e,f에 각각 접지된 다이오드(470a,b,c,d,e,f)는 단지 기생 장치로서 간주될 수 있고, 감지 증폭기 회로의 동작에 전혀 중심이 아니다.
본 발명의 일반적으로 바람직한 실시예에서, 큰 배경 전류 및 작은 입력 신호의 문제점은 밸런싱되고 대칭적인 설계를 갖는 의사-차동 감지 증폭기를 구현함으로써 해결된다. 이것은 이제 도 4의 의사-차동 감지 증폭기의 회로도를 참조하여 설명될 것이다. 그와 관련하여, 이러한 도면에 도시된 다양한 노드의 명칭은 또한 이러한 노드 상의 전압을 언급하기 위해 사용될 것이다.
바이어스 전압 Vbiasp는 전류 소스 트랜지스터(400)의 게이트에 제공된다. p형 전류 소스 트랜지스터(400)는 전압 공급 라인 V33에 결합된 소스 및 기판을 갖는다. 트랜지스터(400)의 드레인은 p형 입력 차동쌍 트랜지스터(402, 404)의 공통-소스 연결에 바이어스 전류를 제공한다. 다이 영역을 최소화하는 것을 돕기 위하여, p-채널 장치는 적절한 기능에 대한 바이어싱 요구조건이 허용하는 경우마다 공 통 NWELL 바디를 공유한다. 그리하여, 트랜지스터(400, 402 및 404)는 라인 V33에 접촉하는 공통 바디를 공유한다. INP 및 INM 입력은 각각 입력 차동쌍 트랜지스터(402 및 404)의 게이트에 결합된다. 입력 차동쌍 트랜지스터(402 및 404)의 드레인은 각각 캐스코드단 트랜지스터(410 및 412)의 소스를 구동한다. 이러한 캐스코드단은 감지 증폭기의 개방-루프 이득을 현저히 개선한다. 유사하게, n-채널 전류-소스 바이어싱 트랜지스터(438 및 440)는 n-채널 트랜지스터(434 및 436)와 캐스코드되어 감지 증폭기 개방-루프 이득을 또한 개선한다. 감지 증폭기 출력은 노드 OUPT와 OUTM 사이의 차이로서 고려된다. 차이 신호(OUTP-OUTM)는 판독 사이클의 끝에서 활성 비트라인(도 5의 노드 'IN')과 전하 기준 비트라인(도 5의 노드 'INR') 사이에서 적분된 전하 차이에 대응하는 전압이다. p-채널 트랜지스터(406, 408, 422, 424, 426, 428)는 모두 도 4의 설계에서 단순한 2-단자 MOS 커패시터로서 이용된다. 용량성 트랜지스터(capacitive transistor)(426, 428)는 노드 VCM에서 전류-소스 트랜지스터(438, 440)의 게이트에 공통-모드 피드백을 제공한다. 전하-적분(charge-integration) 동안에, VCM 전압은 공통-모드 출력 전압(OUTP+OUTM)/2에 비례하다. 노드 VCM에서 전류-소스 장치(438, 440)의 게이트로의 용량성 트랜지스터(426, 428)를 통한 네거티브 피드백은 전하 적분 동안 공통-모드출력 전압을 제어 및 유지한다. 앞서의 논의와 관련하여, 입력 트랜지스터들은 똑같이 n-채널 트랜지스터이고, 전류 소스 트랜지스터는 p-채널 트랜지스터이다. 즉, 회로 구현은 회로 기능이 유지되는 한, 주어진 맥락에서 트랜지스터의 전도 모드 에 의존하지 않는다.
의사-차동 감지 증폭기 회로는 출력 공통-모드 전압을 제어하기 위하여 스위치된 커패시터 공통-모드 피드백 루프를 포함한다. 즉, 공통-모드 피드백 루프는 용량성 엘리먼트 또는 트랜지스터(426, 428), n-채널 전류 소스 트랜지스터(438, 440, 434, 436) 및 n-채널 스위치 트랜지스터(430, 432)로 구성된다. 각각의 판독 사이클의 시작에서, 스위치 트랜지스터(430, 432)는 폐쇄(노드 CMCP 및 CMCM 상의 전압은 높음)되어, 용량성 피드백 트랜지스터(426, 428) 상의 전압을 제로로 한다. 그 다음, CMPC 및 CMCM 전압은 로우로 되어 스위치 트랜지스터(430, 432)를 턴오프시키고, 그에 의해 노드 OUTM부터 노드 VCM 및 트랜지스터(438, 440)의 게이트로의 용량성 피드백 경로를 형성한다. 용량성 트랜지스터(426, 428)가 매칭하기 때문에, 단지 공통-모드 출력(OUTP+OUTM)/2의 변화만이 노드 VCM으로 전달될 것이고, 그에 의해 네거티브 피드백은 판독 사이클 동안 공통-모드 출력 전압을 일정하게 유지한다.
또한, 의사-차동 감지 증폭기 회로는 통합 스위칭된 커패시터 공통-모드 셀프-바이어스 생성을 위한 수단을 포함한다. 공통-모드 셀프-바이어스는 스위치 트랜지스터(430, 432)가 각각의 판독 사이클의 시작에서 폐쇄될 때(노드 CMCP 및 CMCM은 하이가 됨) 생성된다. 이것은 노드 VCM에서 전류 소스 트랜지스터(438, 440)의 전압 Vgs과 똑같은 공통-모드 바이어스-전압을 형성한다.
판독 사이클 동안에, 감지 증폭기(500) 및 기준 증폭기(502, 504)는 모두 적분기(integrator)로서 기능한다. 도 4의 설계는 도 5의 3개의 증폭기(500, 502, 504) 모두에 사용된다. 특히, 용량성 트랜지스터(406)는 감지 증폭기(500, 502, 504)에 사용되는 적분기 피드백 커패시터이다. 적분 동안, 도 5에 도시된 노드 INR로부터의 전하는 기준 감지 증폭기(502 및 504)(병렬로 연결됨)에 의해 적분되고 도 4에 도시된 기준 감지 증폭기의 각각의 트랜지스터(406)(역시 병렬로 연결됨)에 전달된다. 각각의 증폭기(502, 504)의 용량성 트랜지스터(406) 상의 결과 전압은 반전되고 버퍼링되어, 노드 CHREF에 나타난다(도 5). 적분 동안과 마찬가지로, 노드 INM으로부터의 전하는 감지 증폭기(500)에 의해 적분되고 감지 증폭기의 용량성 트랜지스터(406)에 전달된다. 최종 결과는 노드 INM과 INR 사이의 전하 차이가 적분되어 차이 출력 SAoutp - SAoutm으로서 차동적으로 나타난다. 이러한 차이는 전하 차이 Qinr - Qin에 비례한다.
더미 적분기 피드백 트랜지스터(408)는 대칭성 및 밸런스를 개선하기 위하여 각각의 증폭기(500, 502, 504)의 기준측 상에 배치된다. 이러한 p-형 더미 트랜지스터, 또는 더미 게이트 커패시터는 접지(462a)에 결합된 게이트 및 OUTM 출력에 결합된 소스, 드레인 및 기판을 갖는다. n-형의 자동-제로 플러스 트랜지스터(418)는 자동-제로 제어 플러스(AZCP) 신호에 결합된 게이트, INM 입력에 결합된 소스 및 OUTP 출력에 결합된 드레인을 갖는다. 유사하게, 자동-제로 제어 마이너스(AZCM) 신호에 결합된 게이트, 접지(462a)에 결합된 소스 및 OUTM 출력에 결합된 드레인을 구비하는 기준측 상의 n-형 자동-제로 마이너스 트랜지스터(416)가 존재 한다. 자동-제로 트랜지스터(416, 418)는 자동-제로 모드를 구현하기 위해 필수적인 스위칭을 수행한다. n-형 래치 트랜지스터(420)는 래치(LTCH) 신호에 결합된 게이트, INM 입력에 결합된 소스 및 노드 OUTM에 연결된 MOS 커패시터로서 기능하는 p-형 트랜지스터(422)의 게이트에 결합된 드레인을 갖는다. 적분 기간의 종료시, 로직 1 LTCH 신호는 트랜지스터(420)를 턴온하고 노드 INM 및 OUTM 사이의 용량성 트랜지스터(422)를 연결하여, 적절한 상태로 출력을 '래치'할 포지티브 피드백을 도입한다. 더 양호한 대칭성을 위하여, 유사한 트랜지스터(414 및 424)가 포함되나, 부가적인 포지티브 피드백을 제공하지 않는다. 도 5에 도시된 바와 같이, LTCH 신호는 단지 감지 증폭기(500)에 사용된다. LTCH 신호는 기준 감지 증폭기(502, 504)에 대해 결코 활성화되지 않는다(따라서, 접지에 속박됨).
상기 섹션으로부터, 의사-차동 감지 증폭기 회로는 통합 포지티브 피드백 래치(integral positive feedback latch)를 포함하고, 포지티브 피드백에는 용량성 트랜지스터(422) 및 스위치 트랜지스터(420)가 제공된다. 재생 포지티브 피드백은 판독 사이클의 종료 시에 LTCH 노드를 하이로 함으로써 달성될 수 있다. 이것은 스위치 트랜지스터(420)를 턴온할 것이고, 그에 의해 증폭기 노드 OUTM로부터 다시 입력 노드 INM로 용량성 트랜지스터(422)의 게이트 커패시턴스를 통해 포지티브 피드백을 제공한다.
도 4에 도시된 모든 다이오드들은 역 바이어싱되고, 다양한 p-채널 트랜지스터와 연관된 NWELL 커패시턴스를 보다 정확히 모델링하기 위하여 시뮬레이션 목적을 위해 포함된다. 이러한 다이오드들은 대체로 본 발명의 논의의 목적을 위해 무 시될 수 있다.
n-채널 스위치 트랜지스터(430, 432)는 둘 다 도 5의 CMC 신호에 의해 제어된다(CMCP 및 CMCM은 도 5에서 단락됨). 전하 적분에 앞서, 용량성 트랜지스터(426, 428) 상의 전압은 n-채널 스위치(430, 432)를 턴온하는 CMC에 로직 1 레벨을 인가함으로써 제로가 된다. 그 다음, 스위치 트랜지스터(430, 432)는 디지털 제어 신호 CMC의 하강 에지에서 턴오프된다. 이것은 용량성 트랜지스터(426, 428) 상의 전압을 제로로 만들고, 그에 의해 노드 OUTP, OUTM 및 VCM에서의 공통-모드 레벨을 형성한다.
앞서 언급한 바와 같이, 증폭기 회로에서 공통-모드 트랜지스터(432)가 존재한다. 이러한 n-형 트랜지스터는 게이트에서 공통-모드 제어 플러스 신호(CMCP)를 수신하고, 드레인은 VCM 제어 신호에 결합되며, 소스는 다이오드(470e)를 경유하여 OUTP 출력 및 접지(460e)에 결합된다. 공통-모드 제어 마이너스 CMCM 신호는 기준측 상에 위치하는 또 다른 공통-모드 트랜지스터(430)의 게이트에 공급된다. 이러한 후자의 n-형 트랜지스터는 VCM 제어신호에 결합된 드레인 및 다이오드(470f)를 경유하여 OUTM 출력 및 접지(460f)에 결합된 소스를 갖는다.
앞서 언급한 바와 같이, 캐스코딩은 개방-루프 이득을 증가시키기 위하여 의사-차동 감지 증폭기 설계에 걸쳐 OUTP 및 OUTM 출력에 실시된다. 개방-루프 이득 트랜지스터(434, 436, 438, 440)의 공통 게이트 노드로의 공통-모드 피드백은 전류를 제어하고, 그에 의해 출력 공통-모드 전압 제어를 유지한다. OUTP 및 OUTM 출력 양단의 차동 신호는 VCM 제어 신호에 대해 어떠한 영향도 갖지 않는다.
공통-모드 셀프-바이어스 생성 또는 리프레시 모드 동안, 공통-모드 트랜지스터(430, 432), 자동-제로 트랜지스터(416, 418) 및 래치 트랜지스터(414, 420)는 모두 "폐쇄"되고, 이것은 제어 신호들 AZCP, CMCP, CMCM 및 LTCH 모두 "하이" 로직 상태에 있음을 의미한다. 이것은 INP 및 INM 입력에서의 공통-모드 전압 및 감지 증폭기 회로의 OUTP 및 OUTM 출력에서의 공통-모드 전압을 리프레시할 것이다. 다음 단계에서, 자동-제로 트랜지스터(416, 418)는 감지 증폭기 회로가 자동-제로 모드에 놓인 동안 "폐쇄" 상태로 남아있다. 제어 신호 AZCP 및 LTCH는 "하이" 로직 상태에 있는 반면, 제어 신호 CMCP 및 CMCM는 이 지점에서 "로우" 로직 상태로 스위칭한다. 이러한 동작은 증폭기 회로의 오프셋을 제로로 만든다(nullify). 일단 안정되면, 증폭기 회로는 제어 신호 AZCP, CMCP, CMCM 및 LTCH가 모두 "로우" 로직 상태에 있고 공통-모드 트랜지스터(430, 432), 자동-제로 트랜지스터(416, 418) 및 래치 트랜지스터(414, 420) 모두 "개방"되는 증폭 모드에 놓인다. 증폭기 회로는 증폭 모드에 있는 동안 활성 비트라인(도 5의 노드 IN)과 전하 기준(도 5의 노드 CHREF) 간의 차이를 적분할 것이다. 증폭 모드는 제어 신호 LTCH가 "하이" 로직 상태로 다시 스위칭하는 것으로 종료하고, 그에 의해 재생 피드백을 형성하며 신호의 부호에 기초하여 래치로 OUTP에서의 출력 및 OUTM 출력을 강제한다.
출력 공통-모드 전압 제어 및 공통-모드 셀프-바이어스 생성과 관련하여 자동-제로 오프셋 소거가 달성된다. 특히 이것은 이하와 같이 일어날 것이다. 각 판독 사이클의 시작에서, 노드 AZCP는 하이로 된다. 이것은 각 감지 증폭기 및 기준 증폭기의 스위치 트랜지스터(418)를 폐쇄하고, 그 결과 바이어스 전압은 노드 IN, INR 및 CHREF 상에서 형성되며, 이러한 전압은 전류 소스 트랜지스터(438, 440)의 Vgs와 같다. 노드 AZCP가 하이로 유지되면서 노드 CMCP 및 CMCM가 로우로 된 이후에, 작은 입력 오프셋 전압 차이 IN - INR = [(IN - CHREF) - (INR - CHREF)]가 모든 활성 비트라인과 그들의 연관된 기준 사이에 나타난다. 그 다음, 노드 AZCP가 로우로 된 이후에, 이러한 오프셋 전압 차이가 샘플링되고, 비트라인 커패시턴스 상에서 유지되며, 그에 의해 활성 비트라인과 기준 비트라인 사이의 전압 차이를 의사-차동 감지 증폭기 회로의 입력 오프셋 전압으로 초기화시킨다. 이것은 효과적으로 감지 증폭기 오프셋을 허용가능하게 작은 레벨로 감소시킨다.
도 5는 매우 작은 입력 신호를 정확히 증폭시킬 수 있고 본 발명에 사용하기 위한 의사-차동 감지 증폭기 시스템을 구비한 전하 감지 장치의 바람직한 실시예를 보여준다. 이것은 자동-제로 오프셋 소거 및 우수한 전하 밸런스를 가진 정교한 고-이득 스위칭된 커패시터를 충족시킨다.
제 1 기준 비트라인(508) 및 제 2 기준 비트라인(510)은 노드 INR에서 함께 단락된다. 기준 비트라인(508, 510)은 기준 메모리 셀(514a, 514b, 516a, 516b) 및 접지(514c, 516c)를 포함한다. 기준 메모리 셀(514b, 516b) 및 접지(514c, 516c)의 결합은 비활성 워드라인(200)에 대응한다. 공급 전압 VS는 활성 워드라인(202)의 기준 메모리 셀(514a, 516a)에 공급된다. INR 노드는 병렬로 연결되고 버퍼링된 INR 신호를 노드 CHREF로 공급하는 버퍼 증폭기로서 기능하는 2개의 기준 증폭기(502, 504)에 의해 증폭된다. 2개의 기준 증폭기(502, 504) 및 제 1 감지 증폭기(500) 모두 도 4에 도시된 것과 대응하는 구조를 갖는다. 전하 기준 노드로서 알려진 노드 CHREF는 로직 "1" 및 로직 "0"과 연관된 전하의 평균이다. 도 5에서, 제 1 기준 비트 라인(508)은 로직 "0"의 전하에 대응하고, 제 2 기준 비트라인(510)은 로직 "1"의 전하에 대응한다. 2개의 기준 증폭기(502, 504)의 제어신호 AZCM 및 LTCH는 접지(528a, 528b)에 결합된다.
제 2 기준 증폭기(504)와 병렬인 제 1 기준 증폭기(502)는 CHREF 노드에 INR 노드의 버퍼링된 카피를 제공하고, CHREF 노드는 후속적으로 동일한 CHREF 신호를 공유하는 감지 증폭기들의 그룹에 공통 기준 입력으로서 사용된다. 도 5는 단지 앞서 언급된 감지 증폭기들의 그룹으로부터의 제 1 감지 증폭기(500)만을 보여준다. 다른 감지 증폭기에 의한 로딩은 개략적으로 커패시터(532) 및 접지(534)를 포함하는 CSAIN 커패시터(530)에 개략적으로 포함된다. 그 다음, 제 1 감지 증폭기(500)는 노드 IN으로 라벨링된 연관된 비트라인(506)과 CHREF 노드 간의 차이를 증폭시킬 것이다. 제 1 감지 증폭기(500)의 출력은 노드 SAoutp와 SAoutm 사이에서 차동적으로 획득되고, 차이 결과의 부호에 따라 디지털 로직 레벨로 변환된다. 감지 증폭기들의 전체 그룹은 제 1 감지 증폭기(500)와 동일한 방식으로 기능할 것이다. 연관된 비트라인(506)은 메모리 셀(512a, 512b), 신호(518a) 및 접지(526a)를 포함한다. 신호(518a) 및 접지(526a)는 행 디코더(32)를 형성한다. 신호(518a)는 기준 비트라인 엘리먼트를 충전하기 위해 사용되는 공급 신호 VS와 동일하다.
부가하여, 제 1 감지 증폭기(500)의 AZCM 제어 신호를 단락시키는 또 다른 접지(528e)가 존재한다. 제 1 감지 증폭기(500)의 제어 신호 AZCP, CMCP, CMCM 및 LTCH는 디지털 제어 신호(518b, 518c, 518d) 및 결합된 접지(526b, 526c, 526d)에 의해 제어된다. 마지막으로, 제 1 감지 증폭기(500) 및 2개의 기준 증폭기(502, 504)에는 연관된 장치(520, 522, 524)로부터 그들 각각의 내부 전류 소스 트랜지스터(400)로 게이트 소스 바이어스 전압이 제공된다.
도 5에 도시된 전하 감지 장치는 의사-차동 감지 증폭기를 구비한 일반적인 전하 감지 장치의 보다 정교한 버전으로 간주될 수 있다. 상기 전하 감지 장치는 전하 감지를 위한 임의의 응용예 또는 적절한 전하 기준이 존재하는 장치에 사용되는 응용예에 사용될 수 있다. 이것은 물론 메모리 셀이 개별적인 전하 저장 수단인 강유전체 메모리의 경우이다. 감지 증폭기 시스템을 구비한 전하 감지 장치에 대한 최소한의 개론은 도 6에 도시되며, 도 6은 도 5에 도시된 실시예의 보다 일반화된 버전으로서 간주될 수 있으나, 도 5의 커패시터(512a)에 대응하여 단지 하나의 전하 저장 수단 또는 커패시터(601)를 구비한다. 제 1 및 제 2 전하 기준 수단(600a, 600b)은 공통 입력 노드 AWL에 연결되고, 공통 입력 노드 AWL는 또한 커패시터(601)의 입력 노드이다. 전하 기준 수단(600a, 600b)은 도 5의 커패시터(514a, 516a)에 대응한다. 전하 기준 수단(600a, 600b)은 노드들 INR 사이에서 단락되고 각각의 의사-차동 기준 감지 증폭기 RSA1, RSA2 상의 입력 INM에 연결된 각각의 출력 노드 RBL1, RBL2를 갖고, 의사-차동 기준 감지 증폭기 RSA1, RSA2는 병렬로 연결되며 물론 도 5의 의사-차동 감지 증폭기(502, 504)에 대응한다.
의사-차동 기준 감지 증폭기 RSA1, RSA2는 공통 출력 노드 CHREF를 갖고, 공통 출력 노드 CHREF는 의사-차동 감지 증폭기 SA 상의 기준 입력 INP과 연결된다. 전하 저장 수단(601)의 커패시턴스가 감지될 것이고, 전하 저장 수단(601)은 감지 증폭기 SA 상의 입력에 연결되는 출력 노드 ABL를 갖는다. 도 6의 장치의 연결은 단지 하나의 단일 전하 저장 수단(600) 및 단일 의사-차동 감지 증폭기 SA를 갖는다는 점을 제외하고는 도 5와 모든 면에서 유사하다.
도 6에 도시된 본 발명에 따른 전하 감지 장치는 복수 개의 전하 저장 수단의 전하 값 또는 분극 값을 검출하도록 용이하게 적응될 수 있다. 이것은 도 7에 도시되며, 도 7은 도 5에 도시된 본 발명에 따른 전하 감지 장치의 부연도로서 간주될 수 있다. 그것은 또한 도 6에 도시된 실시예의 확장도로서 간주될 수 있으나, 이제는 복수 개의 전하 저장 수단 상에 저장된 전하를 검출하도록 배열된다. 도 7에서, 이러한 전하 저장 수단은 공통 입력 노드 WL와 공통 출력 노드 사이에 커패시터(700, 701)의 형태로 제공된다. 전하 기준 수단(700), 즉, 도 6의 전하 기준 수단(600a, 600b)에 대응하는 커패시터들은 공통 입력 노드 WL1....WLm에 쌍으로 연결되고, 공통 출력 노드 RBL1, RBL2를 갖는 반면, 전하 저장 수단 또는 커패시터들(701)은 도시된 바와 같이 공통 출력 노드 BL1...BLn를 갖는다. 전하 기준 수단(700)의 공통 출력 노드 RBL1, RBL2는 각각의 기준 감지 증폭기 RSA1, RSA2의 입력들에 연결되고, 기준 감지 증폭기 RSA1, RSA2는 공통 기준 노드 CHREF와 연결된 출력을 갖는다. 도시된 바와 같이 제공된 전하 기준 수단(700)의 쌍들을 제외하고, 연결들은 모든 면에서 도 5와 유사하고, 이러한 도면과 일치하여 복수 개의 감지 증폭기 SA1...SAn는 입력 IN를 경유하여 전하 저장 수단(701)의 각각의 공통 출력 노드 BL1,...BLn와 연결된다. 공통 기준 노드 CHREF는 각각의 감지증폭기 SA1...SAn의 입력 노드 INP에 연결된다. 도 5와 도 7을 비교하면, 도 7은 실제로 동일한 일반적 레이아웃을 가지나, 개별적인 전하 기준 수단과 전하 저장 수단 및 n개의 감지 증폭기 SA가 구체적으로 도시된다.
도 7은 본 발명의 전하 감지 장치가 어떠한 방식으로 수동 매트릭스-어드레싱가능 장치로 구현되는지를 보여주고, 여기서 공통 입력 노드 WL1....WLm는 워드라인으로서 간주될 수 있고, 공통 출력 노드 RBL1, RBL2; BL1,...BLn는 m·n 매트릭스의 비트라인으로 간주될 수 있고, m·n 매트릭스는 물론 m·n 전하 저장 수단(701)을 포함하며, m·n 전하 저장 수단(701)은 수동 강유전체 메모리 매트릭스의 메모리 셀이고, 적절한 전하 기준에는 m 쌍의 전하 기준 수단(700)에 의해 각각의 공통 출력 노드 RBL1, RBL2가 제공되며, 공통 출력 노드 RBL1, RBL2는 메모리 매트릭스의 기준 비트라인이다.
앞서 논의된 본 발명의 바람직한 실시예에서, 본 발명에 따른 메모리 장치에 사용되는 전하 감지 장치는 도 5에 도시된 바와 같이 감지 증폭기 블록을 포함한다. 이러한 블록은 전하 감지 장치의 서브블록으로서 언급될 수 있고, 단지 하나의 서브블록만이 있다면, 감지 증폭기 서브블록은 감지 증폭기 시스템 그 자체와 동일할 것이다. 일반적으로, 전하 감지 장치는 메모리 장치에 존재하는 비트라인 수와 동일한 개수의 감지 증폭기를 포함한다. 부가하여, 메모리 장치에 (적어도) 2개의 기준 비트라인이 제공되고 기준 비트라인은 각각 전하 감지 장치의 (적어도) 2개의 기준 증폭기에 연결된다. 실제적으로, 전하 감지 장치는 복수 개의 서브블록을 포함할 수 있고, 이러한 각각의 서브블록은 도 5에 구체적으로 도시되지는 않았으나, 실제로 데이터 저장에 사용되는 메모리 셀의 분극을 감지하기 위하여 n개의 감지 증폭기(500)를 포함할 것이고, 도시된 감지 증폭기(500)에 부가하여 커패시턴스(530)에 의해 표현되는 n-1 개의 감지 증폭기가 존재하며, 감지 증폭기는 물론 500과 동일한 방식으로 공통 노드 CHREF를 경유하여 기준 감지 증폭기(502, 504)에 연결된다. 이러한 종류의 장치는 전체 행 판독(full row read), 즉, 메모리 장치의 하나의 워드라인 상의 모든 메모리 셀들의 병렬 판독을 위하여 제공될 것이다. 그러나, 도 8에 도시된 실시예는 기준참조 절차(referencing procedure)의 개선된 안정화를 제공하기 위하여 바람직하다. 이것은 감지 증폭기 블록을 동일한 서브블록들 SB로 분할함으로써 수행되고, 각각의 서브블록은 복수 k개의 감지 증폭기 SA를 포함하며, 복수 k개의 감지 증폭기 SA는 유사한 개수 k 개의 비트라인에 연결가능하며, 각 서브블록 SB 내의 2개의 기준 감지 증폭기 RSA1, RSA2는 서브블록 SB에 할당된 메모리 비트라인들 BL에 인접하는쌍의 P/PBL의 2개의 기준 비트라인에 각각 연결가능하다. 기준 비트라인 RBL은 기준 메모리 셀(800)의 각 쌍의 공통 출력 노드를 형성한다. 그리하여, 하나의 워드라인 WL 상의 모든 메모리 셀(801)을 병렬로 판독하기 위하여 적절한 개수 q의 서브블록 SB가 제공되고, 부가하여 기준 비트라인 RBL의 쌍 P/RBL이 존재할 것이며, 상기 쌍의 개수 q는 서브블록의 개수 q에 대응한다. 그 효과는 물론, 메모리 셀(801)로부터의 실제 분극 값 판독에 누설 전류, 방해 전하, 기생 커패시턴스 등의 기여가 메모리 어레이에 걸쳐 가변될 때, 메모리 매트릭스 전체에 걸쳐 특정된 위치에 기준 비트라인 RBL 및 기준 메모리 셀(800)을 분포시키는 것이며 기준참조의 신뢰성을 증가시키는 것이다.
앞서 언급한 바와 같이, 각각의 서브블록은 k 개의 의사-차동 감지 증폭기 SA를 포함하고, 매트릭스의 모든 비트라인 BL은 각각의 감지 증폭기와 연결되어, 도 8의 실시예는 k·q = n개의 감지 증폭기를 포함한다.
많은 경우에, 특히 메모리 어레이의 크기가 클 때, 즉, 데이터 저장에 제공되는 메모리 셀의 개수가 많을 때, 또한 대응하여 피치, 즉, 워드라인과 다음 워드라인 사이의 거리 또는 비트라인과 다음 비트라인 사이의 거리를 감소시킴으로써 또는 메모리 셀의 크기를 감소시킴으로써 증가된 데이터 저장 밀도를 달성하는 경우에, 장치 내 비트라인 수 n 개의 일부 개수의 감지 증폭기를 채택하는 것이 바람직하다. 이것은 소위 세그먼트화된 워드라인 구조가 되고, 즉, 각각의 워드라인 WL은 특정 개수의 메모리 셀 및 동일한 개수의 비트라인을 포함하는 세그먼트로 분할된다. 이러한 실시예는 도 9에 개략적으로 도시되고, 도 9에서 워드라인 및 비트라인의 교차부에 위치하는 메모리 셀들은 간명함을 위하여 도시되지 않았다. 감지 증폭기 시스템(또는 하나의 감지 증폭기 블록)을 포함하는 전하 감지 장치에는 이제 각 워드라인 세그먼트의 비트라인 BL의 개수 k에 대응하는 개수 k개의 감지 증폭기 SA가 제공될 것이다. 멀티플렉서 MUX 또는 패스 게이트 수단은 감지 증폭기 블록 내의 감지 증폭기들 SA에 대응하는 각 세그먼트의 비트라인들 BL을 연결하기 위해 사용된다. 그리하여, 워드라인 세그먼트의 모든 메모리 셀들은 예를 들어, 멀티플렉싱에 의해 동시에 병렬로 판독될 수 있고, 동일 감지 증폭기는 이제 차례로 각각 수반되는 워드라인 세그먼트의 병렬 판독을 위해 사용될 수 있다. 이것은 물론, 감지 증폭기 시스템 또는 블록의 기준 감지 증폭기 RSA1, RSA2의 쌍이 멀티플렉서 MUX 또는 패스 게이트 수단을 경유하여 각 워드라인 세그먼트에 대한 기준 비트라인 RBL의 쌍 P/RBL에 연결될 수 있음을 의미한다. 특히, 상기 장치는 감지 증폭기 블록의 제 1 감지 증폭기 SA1가 제 1 워드라인 세그먼트의 제 1 비트라인 BL1을, 제 2 워드라인 세그먼트의 제 1 비트라인 BLk+1 등을 감지하도록, 감지 증폭기 시스템의 제 2 감지 증폭기 SA2가 제 1 워드라인 세그먼트의 제 2 비트라인 BL2을, 제 2 세그먼트의 제 2 비트라인 BLk+2 등을 감지하도록 구성된다.
본 발명에 따른 메모리 장치 내의 전하 감지 장치의 전형적인 응용예는 다수의 감지 증폭기 블록의 사용 및 각 블록 내 다수의 감지 증폭기의 사용과 관련되고, 각 블록 내 단지 한 쌍의 기준 증폭기 사용과 관련된다. 임의의 경우에 노드 CHREF는 블록의 모든 감지 증폭기에 공통일 것이다. 전술한 바와 같이 세그먼트화된 워드라인 설계 및 멀티플렉싱된 감지 증폭기 시스템을 사용할 때, 감지 증폭기 시스템은 또한 다수의 서브블록들로 분할될 수 있고, 각각의 워드라인 세그먼트 내에서 대응하는 개수의 기준 비트라인 쌍이 존재할 수 있음을 의미한다. 기준 비트라인 쌍의 각각의 기준 비트라인은 기준 비트라인과 워드라인 사이의 교차부에서 한정되는 메모리 셀의 열을 어드레싱하기 위해 사용된다. 상기 쌍의 제 1 기준 비트라인의 메모리 셀들은 로직 1 상태로 기록될 수 있고, 그 때 제 2 기준 비트라인의 메모리 셀들은 로직 0 상태로 기록된다. 파괴적 판독에서, 분극 반전 또는 비반전은 메모리 셀에서 일어날 것이다. 첫 번째 경우에, 큰 출력, 예를 들어, 전류 신호가 획득되고, 두 번째 경우에는 단지 작은 출력 신호만이 획득된다. 이러한 출력 신호들의 평균이 생성되고 데이터 저장 메모리 셀로부터의 실제 판독 값과 비교되며, 출력 신호들의 평균의 로직 상태는 평균 기준 값보다 크거나 작은 출력에 의해 주어진다.
일반적으로, 2개의 기준 셀이 전체 행 판독 또는 전체 워드라인 세그먼트 판독에 필요하다. 그러나, 본 발명에 따른 메모리 장치 내 감지 증폭기 시스템의 실시예에서는, 단지 하나의 단일 기준 감지 증폭기 및 단일 기준 비트라인이 메모리 셀들이 랜덤으로 판독되고 병렬로 동시에 판독되지 않는 경우에 구현될 수 있다. 그러나, 이러한 경우에, 예비-판독 사이클이 채택되어 활성 워드라인 상의 기준 메모리 셀들을 차례로 분극 상태들 중 하나로 설정하고 각각에 대해 기준 값을 획득하며, 그에 의해 평균이 생성될 수 있고 감지 증폭기에 대한 기준으로서 입력될 수 있다.
본 발명에 따른 메모리 장치 내의 감지 증폭기 시스템의 바람직한 실시예들에 대한 상세한 이전의 논의는 단지 예시의 방식에 의해 제공되고, 전하 감지 장치가 첨부된 청구범위에 의해 정해지는 본 발명의 범위 또는 사상을 벗어나지 않으면서 다양한 방식으로 변경될 수 있음은 당업자에게 자명하다.

Claims (21)

  1. 수동 어드레싱가능 전하-저장 수단(601)의 전하를 감지하기 위하여 전하 기준 수단 및 감지 증폭기 시스템을 포함하는 전하 감지 장치로서,
    상기 장치는 상기 전하-저장 수단(601)에 병렬로 연결되고 상기 전하-저장 수단(601)과 유사한 한 쌍의 제 1 및 제 2 전하 기준 수단(600a, 600b)을 포함하고, 상기 제 1 전하 기준 수단(600a)은 상기 제 2 전하 기준 수단(600b)과 반대의 분극을 가지며, 상기 제 1 및 제 2 전하 기준 수단(600a, 600b) 및 상기 전하 저장 수단(601)은 공통 입력 노드(AWL)를 갖고, 제 1 및 제 2 의사-차동 기준 감지 증폭기(pseudo-differential reference sence amplifier)(RSA1, RSA2)는 둘 다 각각의 상기 전하 기준 수단들의 출력 노드(RBL1; RBL2)에 연결되며, 상기 제 1 및 제 2 의사-차동 기준 감지 증폭기(RSA1, RSA2)는 공통 기준 노드(CHREF)에 출력 기준 신호들을 생성하도록 적응되며, 의사-차동 감지 증폭기(SA)는 공통 기준 입력 신호를 수신하기 위하여 상기 공통 기준 노드(CHREF)에 연결된 제 1 입력 및 상기 전하-저장 수단(601)으로부터 출력 신호를 수신하기 위한 제 2 입력을 구비하며, 상기 의사-차동 감지 증폭기(RSA, SA)는 출력 공통-모드 전압을 제어하고 공통-모드 셀프-바이어스를 생성하는 수단 및 자동-제로 오프셋 소거를 위한 추가 수단을 포함하며, 상기 의사 차동 감지 증폭기(SA)는 차동 감지 신호의 표시에 따라 상기 전하-저장 수단의 분극 상태를 나타내는 디지털 로직 레벨로 전환되는 차동 포지티브 또는 네거티브 감지 신호를 출력할 수 있는,
    전하 감지 장치.
  2. 제 1항에 있어서,
    상기 의사-차동 기준 감지 증폭기들(RSA1; RSA2) 및 상기 의사-차동 감지 증폭기(SA)는 모두 동일한 의사-차동 감지 증폭기 회로인 것을 특징으로 하는 전하 감지 장치.
  3. 제 2 항에 있어서,
    각각의 의사-차동 기준 감지 증폭기(RSA1; RSA2, SA) 회로는 한 쌍의 캐스코드된 트랜지스터(410, 412)와 연결된 입력 차동쌍 트랜지스터들(402, 404)을 포함하고, 전류 소스 바이어싱 쌍 트랜지스터들(438, 440)은 한 쌍의 트랜지스터들(434, 436)과 캐스코딩(cascode)되고, 각각의 경우에 상기 캐스코딩은 감지 증폭기 개방-루프 이득을 증가시키는 것을 특징으로 하는 전하 감지 장치.
  4. 제 3항에 있어서,
    상기 입력 트랜지스터들(402, 404)은 p-채널 트랜지스터이고 상기 전류 소스 트랜지스터들(438, 440)은 n-채널 트랜지스터이거나, 또는 그 반대인 것을 특징으로 하는 전하 감지 장치.
  5. 제 2항에 있어서,
    각각의 의사-차동 감지 증폭기 회로(RSA, SA)는 밸런싱된 이중 출력(OUTM, OUTP)을 가진 세미-밸런싱된 이중 입력(INP, INM)을 포함하는 것을 특징으로 하는 전하 감지 장치.
  6. 제 2항에 있어서,
    공통-모드 전압 제어를 위한 수단은 스위칭된 커패시터 공통 피드백 루프(426, 428, 430, 432, 434, 436)인 것을 특징으로 하는 전하 감지 장치.
  7. 제 6항에 있어서,
    통합 스위칭된 커패시터 공통 모드 셀프-바이어스 생성(integral switched capacitor common mode self-bias generation)을 위한 수단(430, 432)은 상기 피드백 루프에 포함되는 것을 특징으로 하는 전하 감지 장치.
  8. 제 2항에 있어서,
    각각의 의사-차동 감지 증폭기 회로(SA)는 통합 포지티브 피드백 래치(integral positive feed-back latch)(420, 422)를 포함하는 것을 특징으로 하는 전하 감지 장치.
  9. 삭제
  10. 제1항에 있어서,
    상기 전하-저장 수단(701)과 유사한 적어도 2쌍의 제 1 및 제 2 전하 기준 수단(700)을 포함하며, 상기 제 1 전하 기준 수단(700_,1)은 상기 제 2 전하 기준 수단(700_,2)과 반대의 분극을 가지며, 상기 적어도 2쌍의 전하 기준 수단은 각각 공통 입력 노드(WL) 및 상기 적어도 2쌍의 전하 기준 수단 각각의 상기 제 1 및 제 2 전하 기준 수단(700)과 각각 연결된 한 쌍의 공통 출력 노드(RBL1; RBL2)를 구비하고, 상기 적어도 2쌍의 전하 기준 수단(700)의 각 공통 입력 노드(WL)는 적어도 2개의 전하-저장 수단(701)에 연결되고, 제 1 및 제 2 의사-차동 기준 감지 증폭기(RSA1; RSA2)는 각각 상기 전하 기준 수단들(700)의 제 1 공통 출력 노드(RBL1) 및 제 2 공통 출력 노드(RBL2)에 연결되며, 상기 제 1 및 제 2 의사-차동 기준 감지 증폭기(RSA1, RSA2)는 공통 기준 노드(CHREF)에 출력 기준 신호들을 생성하도록 적응되며, 적어도 2개의 의사-차동 감지 증폭기(SA)는 각각 공통 기준 입력 신호를 수신하기 위하여 상기 공통 기준 노드(CHREF)에 연결된 제 1 입력(INP) 및 상기 전하-저장 수단으로부터 각각의 출력 신호를 수신하기 위해 상기 적어도 2개의 전하 저장 수단(701)들 각각의 공통 출력 노드(BL)와 각각 연결된 제 2 입력(IN)을 구비하며, 상기 적어도 2개의 전하-저장 수단(701)은 직교하는 행 및 열 어레이의 엘리먼트들을 형성하며, 행의 각 전하-저장 수단은 상기 적어도 2개의 공통 입력 노드(WL) 중 하나에 연결되고, 열의 각 전하-저장 수단은 공통 출력 노드(BL)에 연결되며, 그에 의하여, 의사-차동 감지 증폭기(SA) 각각은 차동 감지 신호의 표시에 따라 상기 전하-저장 수단의 분극 상태를 나타내는 디지털 로직 레벨로 전환되는 차동 포지티브 또는 네거티브 감지 신호를 출력할 수 있는 것을 특징으로 하는 전하 감지 장치.
  11. 제 10항에 있어서,
    상기 공통 입력 노드들(WL)은 전하-저장 메모리 셀들(701)의 매트릭스-어드레싱가능 어레이의 워드라인 전극들(WL)의 일부를 형성하고, 상기 전하 기준 수단(700)의 공통 출력 노드들(RBL)은 한 쌍의 기준 비트라인 전극들(RBL1; RBL2)을 형성하며, 상기 전하-저장 수단의 상기 공통 출력 노드들(BL)은 상기 매트릭스-어드레싱가능 어레이의 비트라인 전극들을 형성하며, 상기 기준 비트라인 전극들(RBL1; RBL2) 각각은 상기 제 1 및 제 2 의사-차동 기준 감지 증폭기(RSA1; RSA2)에 각각 할당되고, 나머지 비트라인 전극들(BL) 각각은 상기 의사-차동 감지 증폭기들(SA) 중 하나에 할당되며, 그에 의하여, 판독 사이클에서 각각 선택된 전자-저장 메모리 셀들(701)의 분극 상태는 순차적으로 또는 병렬로 검출될 수 있고 기준 값과 비교될 수 있는 것을 특징으로 하는 전하 감지 장치.
  12. 제 11항에 있어서,
    상기 전하 감지 장치는 이러한 종류의 하나 이상의 전하 감지 장치로 이루어진 블록 내의 서브블록(SB)으로서 제공되고, 그 결과 서브블록의 상기 감지 증폭기들(RSA, SA)은 상기 매트릭스-어드레싱가능 어레이 내의 대응하는 수의 비트라인 전극들(BL)에 할당되고, 각 서브블록들(SB)의 기준 비트라인들의 쌍(P/RBL)은 어레이의 상기 비트라인들(BL) 가운데 분포되는 것을 특징으로 하는 전하 감지 장치.
  13. 제 11항에 있어서,
    상기 감지 증폭기 시스템은 상기 매트릭스-어드레싱가능 어레이의 상기 비트라인 전극들(BL)에 연결된 멀티플렉서(MUX)를 포함하고, 상기 어레이의 k개의 연속적인 비트라인들(BL)은 모든 워드라인 전극들(WL)의 세그먼트를 한정하며, 세그먼트-한정 비트라인들의 개수 k는 상기 전하 감지 장치의 의사-차동 감지 증폭기(SA)의 개수에 대응하며, 기준 비트라인 전극들의 쌍(P/RBL)은 각 워드라인 세그먼트의 상기 비트라인 전극들(BL)에 인접하게 제공되고 각 워드라인 세그먼트 내의 기준 전하 저장 수단(700)의 쌍들을 연결하며, 그에 의하여, 워드라인 세그먼트의 단일 워드라인 전극(WL) 상의 상기 전하-저장 메모리 셀들(700)은 병렬로 판독될 수 있고, 모든 워드라인 세그먼트들은 차례로 유사하게 적절한 어드레싱 프로토콜을 인가함으로써 그리고 제공된 상기 전하 감지 장치의 각 의사-차동 감지 증폭기들로의 병렬 연결을 형성하기 위하여 선택된 워드라인 세그먼트의 상기 비트라인 전극들(BL)을 멀티플렉싱함으로써 병렬로 판독될 수 있는 것을 특징으로 하는 전하 감지 장치.
  14. 비휘발성 수동 매트릭스-어드레싱가능 메모리 장치로서,
    히스테리시스를 나타내는 전기적으로 분극가능한, 강유전성 또는 일렉트렛 재료를 포함하는 유전성 메모리 재료를 포함하는데, 상기 메모리 재료는 각각 평행한 어드레싱 전극들의 제 1 세트 및 제 2 세트(WL; BL)와 접촉하는 층에 제공되고, 상기 제 1 세트의 전극들(WL)은 상기 메모리 장치의 워드라인들을 구성하고, 상기 제 2 세트의 전극들(BL)에 실질적으로 직교하는 관계로 제공되며, 상기 제 2 세트의 전극들(BL)은 상기 메모리 장치의 비트라인들을 구성하며, 커패시터형 구조를 가진 메모리 셀들(801)은 워드라인들과 비트라인들 사이의 교차부에 있는 상기 메모리 재료에 한정되며, 각 메모리 셀은 워드라인(WL) 및 비트라인(BL)을 경유하여 기록/판독 동작을 위해 선택적으로 어드레싱될 수 있고, 메모리 셀(801)로의 기록 동작은 상기 셀을 한정하는 각 워드라인과 비트라인을 경유하여 상기 셀에 인가되는 전압을 사용하여 상기 셀의 목적하는 분극 상태를 형성함으로써 행해지고, 상기 인가된 전압은 상기 메모리 셀(801)의 결정된 분극 상태를 형성하거나 상기 메모리 셀(801)의 분극 상태들 사이에서 스위칭될 수 있고, 판독 동작은 상기 메모리 셀(801)에 전압을 인가하고 상기 비트라인들(BL) 상의 출력 전류의 적어도 하나의 전기적 파라미터를 검출함으로써 행해지며, 제 11항에 따른 적어도 하나의 전하 감지 장치가 판독 동작 동안 상기 메모리 셀(801)의 상기 분극 상태들을 감지하기 위해 제공되며,
    상기 메모리 장치에서,
    상기 적어도 하나의 전하 감지 장치는 적어도 하나의 시스템 서브블록(SB)을 포함하는 의사-차동 감지 증폭기 시스템이고, 상기 적어도 하나의 시스템 서브블록(SB)은 상기 판독 동작 동안에 적어도 하나의 메모리 셀(801)의 분극 상태를 감지하기 위한 적어도 하나의 의사-차동 감지 증폭기 회로(SA) 및 상기 판독 동작 동안에 2개의 기준 메모리 셀(800)의 분극 상태를 감지하기 위한 2개의 기준 감지 증폭기 회로(RSA1, RSA2)를 포함하며, 상기 기준 강유전체 메모리 셀(800)은 상반되는 분극 상태를 가지며, 상기 의사-차동 기준 감지 증폭기 회로(RSA1, RSA2)는 공통 노드(CHREF)를 통해 상기 적어도 하나의 의사-차동 감지 증폭기 회로(SA)에 연결되는,
    메모리 장치.
  15. 제 14항에 있어서,
    상기 적어도 하나의 시스템 서브블록(SB)은 상기 판독 동작 동안에 대응하는 복수 개의 메모리 셀들(801)의 각각의 분극 상태를 감지하기 위하여 복수 개의 상기 의사-차동 감지 증폭기 회로들(SA)을 포함하는 것을 특징으로 하는 메모리 장치.
  16. 제 14항에 있어서,
    상기 제 1 및 제 2 기준 감지 증폭기 회로(RSA1, RSA2)는 상기 공통 노드(CHREF)에 제 1 및 제 2 기준 메모리 셀 출력 신호의 평균을 생성하도록 적응되고, 상기 공통 노드(CHREF)에 연결된 상기 적어도 하나의 감지 증폭기 회로(SA)는 상기 공통 노드(CHREF)에서의 출력 신호를 메모리 셀(801)로부터의 출력 신호와 비교하도록 적응되는 것을 특징으로 하는 메모리 장치.
  17. 제 14항에 있어서,
    상기 적어도 하나의 감지 증폭기 회로(SA) 및 상기 적어도 하나의 기준 감지 증폭기 회로(RSA)는 동일한 증폭기 회로로 구현되는 것을 특징으로 하는 메모리 장치.
  18. 제 17항에 있어서,
    상기 동일한 증폭기 회로(SA, RSA)는 기준측 및 어레이측를 포함하고, 상기 기준측은 상기 어레이측의 회로 구조를 미러링하는(mirroring) 것을 특징으로 하는 메모리 장치.
  19. 제 14항에 있어서,
    상기 의사-차동 감지 증폭기 시스템은 복수 개의 시스템 서브블록들(SB)을 포함하는 것을 특징으로 하는 메모리 장치.
  20. 제 19항에 있어서,
    각각의 서브블록(SB)은 대응하는 개수의 메모리 셀들의 분극 상태를 감지하기 위한 복수 개의 상기 감지 증폭기 회로들(SA)을 포함하는 것을 특징으로 하는 메모리 장치.
  21. 삭제
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