CN1795509A - 读出放大器系统和提供有读出放大器的矩阵可寻址存储器件 - Google Patents

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Abstract

一种用于读出电荷存储装置(601)的电荷的读出放大器系统，包括第一和第二电荷基准装置(600a、600b)，它们并行地连接且与电荷存储装置(601)相似并且分别具有相反的极性。电荷基准装置(600a、600b)和电荷存储装置(601)具有共同的输入节点(WL)，且第一和第二伪微分基准读出放大器(RSA1、RSA2)与电荷基准装置(600a、600b)的输出节点(RBL1、RBL2)连接，用于产生基准信号至与伪微分读出放大器(SA)连接的共用基准节点(CHREF)。伪微分读出放大器(SA)具有用于接收来自电荷存储装置(601)的输出信号的第二输入，并且生成表示电荷存储装置极化状态的输出信号。还描述了适合于读出多个电荷存储装置(701)的电荷且包括至少两对电荷基准装置的另一实施例。还要求了一种包括显示出滞后现象的电可极化电介质存储材料和如所述的读出放大器系统的非易失性矩阵可寻址存储器系统。

Description

读出放大器系统和提供有读出放大器的矩阵可寻址存储器件
本发明涉及一种用于分别读出无源可寻址电荷存储装置的电荷和用于读出多个无源可寻址电荷存储装置的电荷的读出放大器系统。
本发明还涉及一种非易失性无源矩阵可寻址存储器件，包括显示出滞后现象的电可极化电介质存储材料，尤其是铁电或驻极体材料，其中所述存储材料提供在接触第一组和第二组各个平行寻址电极的层中，其中第一组电极构成存储器件的字线并且以与第二组电极基本正交的关系提供，第二组电极构成存储器件的位线，其中在字线和位线之间交点处的存储材料中限定具有电容器状结构的存储器单元，其中对于写入/读取操作可以经由字线和位线选择性地寻址每个存储器单元，其中利用经由限定该单元的相应字线和位线施加到该单元的电压，在单元中通过建立希望的极化状态进行对存储器单元的写入操作，其中所述施加的电压或者在存储器单元中建立确定的极化状态，或者能够在其极化状态之间开关，以及其中通过施加电压到存储器单元和检测位线上的输出电流的至少一个电参数来进行读取操作，并且其中提供根据本发明的读出放大器系统用于在读取操作期间读出所述存储器单元的所述极化状态。
其性质构成电极子类的铁电体是电可极化的材料，其在没有外部电场的情况下拥有至少两个平衡取向的自发极化矢量，且其中自发极化矢量可由电场在这些取向之间开关。在存储器应用中可以使用由具有剩余极化的这种双稳态的材料显示出的存储器效应。一种极化状态是逻辑“1”，而另一种是逻辑“0”。为了通过从矩阵的边缘选择激发合适的电极建立可以独立电访问的交叉点矩阵，通过让两组平行电极彼此相交实施常用的无源矩阵寻址存储器应用，其中相交一般为正交方式。以电容器状方式在电极组之间提供一层铁电材料，以便交叉点可以用作存储器单元。当在两个电极之间施加电位差时，单元中的铁电材料受到产生一般追踪滞后曲线或其部分的极化响应的电场。通过操纵电场的方向和幅度，存储器单元可以留在所希望的逻辑状态。这种类型结构的无源寻址导致制造简单化和交叉点高密度。
一组平行电极一般称为字线，而另一组称为位线。通过采用由电压与时间协议组成的时序，电子电路对存储器矩阵进行驱动和读出操作。控制在所选字线和位线上的电位，使得在驱动和读出操作期间接近或符合几种预定义电位电平中的一种。位线进一步连接到读出在位线和连接到某时序周期内所述位线的单元之间流动电荷的电路。该后一电路包括读出放大器。读出放大器一般比较存储器单元的极化响应与电压值或电荷基准。可以使用多种不同的技术来建立基准值。假定稳定和可预知的条件，通过在读取循环期间从读出放大器的记录减去一定量的电荷基本上可移除寄生分布。然而，寄生分布的幅度和可变性使得这在许多情况下都不合适。除了制造容限之外，疲劳和印记历史可在同一存储器件中不同单元之间的宽限制内改变，且与有效位线有关的寄生电流可依赖于位线上的非寻址单元的实际逻辑状态。因此，可以从相邻单元获得基准电平，以处理这些问题。
在美国专利No.5,218,566(Papaliolios)中提出了用于确定铁电电容器极化状态的基准电压电路。该电路包括一对铁电电容器，每个都极化为相反的极化状态，使它们存储的电荷放电到各个读出电容器中。通过使读出电容器短路，获得了基准电压，可以用于与由其它铁电电容器产生的存储器单元信号作比较。美国专利No.5,999,439(Seyyedy)描述了一种相似的方式，其中使用多路读出放大器，以将存储在存储器单元上的数据与由一对基准单元产生的单端基准电压作比较。然而，这些电路都具有有源矩阵寻址存储器，其使得对读出放大器要求不太苛刻。在无源矩阵寻址存储器中，存在相当低的输入信号，且Papaliolios或Seyyedy对该问题都没有教导任何的解决方案。
在美国专利No.5,572,474(Sheen等人)中描述了一种伪微分读出放大器，其通过参考预定状态的基准单元读出了阵列存储器单元的状态。读出放大器具有耦合至该阵列存储器单元的输入级，其将信号提供给由产生输出的微分级。该输入级具有基准和阵列侧共发共基(cascode)电路，其中该组件在每侧匹配，使得消除工艺、温度和其它外来变化以免影响微分输出。然而，Sheen等人的教导依赖于MOS晶体管的增益的优点，且没有获得自调零偏移抵消(auto-zero offsetcancellation)和所需的良好的电荷平衡。
美国专利No.5,638,322(Lacey)描述了一种具有提高的共模(common-mode)噪声抑制的伪微分读出放大器。读出放大器经由阵列路径连接到存储器单元，且产生了表示存储器单元状态的输出信号。读出放大器包括经由阵列节点连接到阵列路径的阵列负载器件、经由基准节点连接到基准路径的基准负载器件、具有连接到基准节点的第一输入、连接到阵列节点的第二输入和产生输出信号的输出的微分级。读出放大器进一步包括连接到基准节点的平衡器件，用于补偿在阵列节点由噪音事件引起的信号改变，由此当出现单元状态的转换时，减小了响应读出放大器的延迟。然而，存储器元件是放大该信号的MOSFET，且Lacey没有教导怎样获得具有铁电存储器需要的增益和准确度的伪微分读出放大器。
因此本发明的一个主要目的在于，提供特别适合使用薄膜形式的聚合物铁电存储材料的读出放大器系统，以及采用一个这种读出放大器系统的非易失性无源矩阵可寻址存储器件。
尤其是本发明的一个目的在于，提供一种当通过利用一对铁电电容器产生基准电压时，具有改进电荷平衡的这种类型的读出放大器系统，每个电容器都被极化为相反的极化状态。
更具体地本发明的一个目的在于提供一种读出放大器系统，其应能够控制输出共模电压和共模自偏压产生以及自调零偏移抵消。
根据具有读出放大器系统的本发明还实现了上述目的以及进一步的特征和优点，其特征在于：包括平行连接且与电荷存储的装置相似的一对第一和第二电荷基准装置，所述第一电荷基准装置具有与第二电荷基准装置相反的极化，所述第一和第二电荷基准装置和电荷存储装置具有共用输入节点；第一和第二伪微分基准读出放大器(pseudo-differential reference sense amplifier)与电荷基准装置中之一的输出节点连接，所述第一和第二伪微分放大器适合于产生到共用基准节点的输出基准信号；以及伪微分读出放大器，具有与用于接收共用基准输入信号的共用基准节点连接的第一输入，和用于接收来自电荷存储装置的输出信号的第二输入；由此伪微分读出放大器能够进行阈值比较并且生成表示电荷存储装置极化状态的输出读出信号。
在该读出放大器系统中，伪微分基准读出放大器和伪微分读出放大器都是相同的伪微分读出放大器电路。
优选地，每个伪微分读出放大器电路都包括与一对共发共基晶体管连接的输入微分对晶体管和具有与一对晶体管共发共基的电流源偏置对晶体管，在每个情况下所述的共发共基都增加了读出放大器开环增益。输入晶体管可以是p沟道晶体管，电流源晶体管可以是n晶体管，反之亦然。
优选地，每个伪微分读出放大器电路都包括具有平衡双输出的半平衡双输入。
优选地，每个伪微分读出放大器电路都包括开关电容器共用反馈环，以控制输出共模电压。
优选地，每个伪微分读出放大器电路都包括用于积分开关电容器共模自偏压产生的装置。
优选地，每个伪微分读出放大器电路都包括积分正反馈锁存器。
优选地，每个伪微分读出放大器电路都包括用于自调零偏移抵消的装置。
根据具有读出放大器系统的本发明还实现了上述目的以及进一步的特征和优点，其特征在于：包括与电荷存储装置相似的至少两对第一和第二电荷基准装置，所述第一电荷基准装置具有与第二电荷基准装置相反的极化；所述至少两对电荷基准装置中的每一个都具有共用输入节点和在所述其至少两对中每一个中与所述第一和所述第二电荷基准装置连接的一对共用输出节点，而且所述至少两对电荷基准装置的每个共用输入节点与至少两个电荷存储装置连接；第一和第二伪微分基准读出放大器分别与电荷基准装置的第一共用输出节点和第二共用输出节点连接，所述第一和第二伪微分基准读出放大器适合于产生到共用基准节点的输出基准信号；以及至少两个伪微分读出放大器，每个都具有第一输入和第二输入，第一输入与用于接收共用基准输入信号的所述共用基准节点连接，第二输入分别与用于接收相应输出信号的所述至少两个电荷存储装置中相应一个的共用输出节点连接，所述至少两个电荷存储装置形成其正交行和列阵列的元件且一行电荷存储装置中的每一个都连接到所述至少两个共用输入节点中的一个，且一列电荷存储装置中的每一个都连接到共用输出节点；由此每个伪微分读出放大器能够进行阈值比较和产生表示与其连接的所选电荷存储装置极化状态的输出读出信号。
在后一读出放大器系统的优选实施例中，共用输入节点形成电荷存储存储器单元的矩阵可寻址阵列的字线电极的一部分，电荷基准装置的共用输出节点形成一对基准位线电极；电荷存储装置的共用输出节点形成所述矩阵可寻址阵列的位线电极；将基准位线电极的每一个都分别指定给第一和第二伪微分基准读出放大器；以及将另外位线电极的每一个都指定给伪微分读出放大器中的一个，由此在读出循环时可以顺序地或并行地检测各个所选电荷存储存储器单元的极化状态，并且与基准值比较。
在该优选实施例中，可以有利地提供读出放大器系统作为在多于一个这种读出放大器系统的块中的子块，以便将子块的读出放大器指定给在矩阵可寻址阵列中对应数量的位线电极；且在阵列的位线当中分布各个子块的该对基准位线。可选地，读出放大器系统有利地可以包括与矩阵可寻址阵列的位线电极连接的多路器；在阵列中多个连续的位线限定了其中所有的字线电极的段，段限定位线的所述数量对应于读出放大器系统中伪微分读出放大器的数量；以及提供一对基准位线电极与每个字线段中的位线电极相邻并连接在每个字线段中的成对的基准电荷存储装置；由此可平行地读取字线段的单个字线电极上的电荷存储存储器单元，且同样通过应用适合的寻址协议和多路复用所选字线段的位线电极依次读取所有的字线段，以建立它们与提供的读出放大器系统的各个伪微分读出放大器的并行连接。
最后，根据具有非易失性矩阵可寻址存储器件的本发明还实现了以上提到的目的以及进一步的特征和优点，其特征在于：读出放大器系统是包括至少一个系统子块的伪微分读出放大器系统，以及所述至少一个系统子块包括至少一个伪微分读出放大器电路，用于在所述读取操作期间读出至少一个存储器单元的极化状态，和至少一个伪微分基准读出放大器电路，用于在所述读取操作期间读出至少一个基准存储器单元的极化状态，所述至少一个前一电路经由共用节点与所述至少后一电路连接。
在根据本发明的存储器件的有利实施例中，该至少一个系统子块包括多个所述伪微分读出放大器电路，用于读出在所述读取操作期间相应多个存储器单元的各个极化状态。
在根据本发明的存储器件的另一有利实施例中，该至少一个系统子块包括两个基准读出放大器电路，用于在所述读取操作期间读出两个基准存储器单元，所述基准铁电存储器单元具有相反的极化状态，且优选地是第一和第二基准放大器电路，其适合于产生第一和第二基准存储器单元输出信号的平均到所述共用节点，以及与其连接的该至少一个读出放大器电路适合于将在所述共用节点的输出信号与存储器单元的输出信号进行比较。
有利地，该至少一个读出放大器电路和该至少一个读出放大器电路用相同的放大器电路实现，且优选地该相同的放大器电路包括基准侧和阵列侧，所述基准侧镜像出所述阵列侧的电路结构。
在根据本发明存储器件的另一有利实施例中，伪微分读出放大器系统包括多个子块。
在根据本发明存储器件的又一有利实施例中，每个子块都包括多个所述读出放大器电路，用于读出相应数量的存储器单元的极化状态。
现在将借助本发明的示范性实施例的论述和结合附图更详细地说明本发明，其中：
图1示出了铁电存储材料的示意性滞后曲线，
图2a是具有交叉电极线的无源矩阵寻址结构的原理图，
图2b是具有包含位于交叉电极线重叠部分之间的铁电材料单元的无源矩阵的原理图，
图3是根据本发明的存储器件的方块图，
图4是根据本发明的伪微分读出放大器电路的优选实施例的电路图，
图5是根据本发明的伪微分读出放大器系统的方块图，
图6是根据本发明的常用伪微分读出放大器系统的示意性方块图，
图7是提供在无源矩阵结构中的根据本发明的读出放大器系统，该无源矩阵结构具有与图2a所示结构相似的交叉电极线，并具有在交叉电极线之间连接的电荷存储装置，
图8是根据本发明的读出放大器系统，并提供在根据本发明的无源矩阵可寻址存储器的第一实施例中，以及
图9是根据本发明的读出放大器系统，并提供在根据本发明的无源矩阵可寻址存储器的第二实施例中。
在参考优选实施例说明本发明之前，将特别参考铁电材料的滞后和矩阵可寻址铁电存储器的结构给出本发明一般背景的简要回顾。
参考图1，一旦施加了超过矫顽场Ec的电场，具有滞后曲线100的材料就会改变它的极化方向。为了方便起见，示出了沿着横坐标轴随着电压而不是随着电场的滞后曲线。用电场乘以铁电材料层的厚度来计算电压。无论何时交点即存储单元受到标称开关电压Vs，都会出现饱和极化，Ps。一旦移除了电场，极化就会回到两个残余极化状态在110的+PR和在112的-PR中的一个。
图2a示出了垂直相交的电极线的矩阵。为了符合标准术语，以后将水平(行)电极线称为字线200，缩写为WL，以及将垂直(列)电极线称为位线210，缩写为BL。在驱动和读出操作期间，使所选字线202和一个或多个位线212有效。希望施加足够高的电压以开关参见图2b的指定存储单元220，或者用于限定那个单元中的指定极化方向(写入)，或者用于监测预置的极化方向(读取)。位于电极200、210之间的铁电材料层用作例如铁电电容器222。于是，通过设置相关字线202和位线212(有效线)的电位来选择单元220，使得该差等于标称开关电压Vs。同时，必须控制在单元220交叉没有被寻址的多个字线200和位线210的电位，使得在这些单元220的分布电压保持到最小值。
当根据本发明使用伪微分读出放大器用于读出铁电存储单元的极化状态时，如本领域技术人员公知的，参考图3和在下面借助例子将其称作为铁电存储器，有助于以普遍的方式回顾无源矩阵可寻址存储器件的整体功能和结构。
图3以简化方块图的形式示出了根据本发明的矩阵可寻址铁电存储器件的结构和/或功能元件。存储器宏310由存储器阵列300、行和列译码器32、302、读出放大器306、数据锁存器308和冗余字线和位线304、34组成。存储器阵列300包含字线200和位线210的矩阵。行和列译码器32、302译出存储器单元的地址，同时由读出放大器306读出。数据锁存器308保持该数据，直至部分或全部数据被传送给存储器控制逻辑320。从存储器宏310读取的数据将具有一定的位错率(BER)，该位错率能够通过用冗余的字线和位线304、34取代在存储器阵列300中有缺陷的字线和位线而降低。为了进行错误检测，存储器宏310可具有包含错误校正码(ECC)信息的数据字段。存储器控制逻辑320模块提供了用于存储器宏310的数字界面，并且控制存储器阵列300的读取和写入。同样在存储器控制逻辑320中会发现用冗余的字线和位线304、34取代有缺陷的位线和字线的存储器初始化和逻辑。器件控制器330将存储器控制逻辑320连接到外部总线标准。电荷泵机构340生成了读取和写入存储器单元所需要的某些电压。
关于读出从读取无源矩阵寻址存储器中的存储器单元得到的更小信号的更一般的问题，现在将描述如在前面已论述的应用于存储和读取数据到铁电存储器单元和从铁电存储单元存储和读取的特定和优选的实施例。特别地该特性在有效位线中的本底电流的幅度差和从被读取的有效单元发出的电荷方面是显然的。
由本发明提议的微小输入信号的不准确放大的一般解决方案是引入具有自调零偏移抵消和优良电荷平衡的精细高增益开关电容器。这预示了通过利用一对铁电电容器形成基准电压，每个电容器都被极化为相反的极化状态。因为可以更容易地补偿本底电流，所以可以使用由参考单元产生的单端基准电压来便于比较由其它的铁电电容器产生的存储器单元信号。
现在将参考图4和5更详细地描述使用根据本发明存储器件的读出放大器系统。图4示出了伪微分读出放大器电路的电路图，且该读出放大器电路对应于在根据如图5所描述的本发明的读出放大器系统中使用的读出放大器，其中读出放大器电路由运算放大器块500、502、504表示。在图5中，运算放大器块502和504表示并行连接的两个基准放大器。两个基准位线508、510在两个基准读出放大器502、504的共享输入即节点INR处连接在一起。恰好在读取操作之前，两个基准位线元件514a、516a之一写入逻辑1，而另一个写入逻辑0。然后在读取操作期间，在节点CHREF得到的电压因此将表示逻辑1和逻辑0状态的平均。在节点CHREF处得到的所谓电荷基准由主读出放大器500进一步放大。从节点CHREF到微分输出的增益Voutdiff＝SAoutp-SAoutm是这样的，即由差Voutdiff给定的基准电平将使由节点INR处的有效元件注入的电荷偏移逻辑1和逻辑0之间电压差的一半。在假设位线电容和铁电电荷之间良好匹配之下，对应于有效位线BL上的逻辑1和逻辑0的有效的Voutdiff电压将位于中心0V。以这种方式，在逻辑1状态的存储器元件具有Voutdiff＞0，在逻辑0状态的元件具有Voutdiff＜0。于是锁存Voutdiff电压以检测对应于读数据位的逻辑状态。
要理解的是，图5中的读出放大器系统包括数量为n的多个读出放大器500，且因此图5中的元件530表示与读出放大器500相同的未示出的n-1个读出放大器的负载电容。在实际实施例中，因此如图5所描绘的读出放大器系统具有共同地连接到例如32个有源读出放大器500的一个节点CHREF。换句话说，图5表示连接到n个有源读出放大器500的一个节点CHREF的方块。要理解的是，n可以适当地选择得大一些，使得如在本发明中所用的读出放大器系统包含很大数量的与同一节点CHREF共享的读出放大器500和两个基准放大器502、504。而且每个存储器件都可包括与图5中示出的一个相同的多个读出放大器系统子块。
现在将参考图4中的电路图描述与图5中的运算放大器块500、502、504中之一相似的伪微分读出放大器的电路图，图4示出了单个伪微分读出放大器的电路布局。要理解的是，图4中的电路图是示意性的，且因此包括寄生元件，它们一点也不涉及电路功能性。例如可以将分别在460a、b、c、d、e、f处接地的二极管470a、b、c、d、e、f只看作寄生器件，且决不集中于这种读出放大器电路的操作。
在本发明一般的优选实施例中，通过实施具有平衡的和对称设计的伪微分读出放大器解决了具有大本底电流和小输入信号的问题。现在这将参考图4中的伪微分读出放大器的电路图进行说明。在那种连接中，在该图中描绘的各个节点的命名还用于指在这些节点上的电压。
在电流源晶体管400的栅极处提供偏压Vbiasp。p型电流源晶体管400具有耦合至电压源线V33的源极和衬底。晶体管400的漏极将偏电流提供给p型输入微分对晶体管402、404的共用源极连接。为了便于使管芯面积最小化，p沟道器件共享共同的NWELL体，无论在什么情况都允许用于正确功能性的偏置需求。因此，晶体管400、402和404共享连接到线V33的共用体。INP和INM输入分别耦合至输入微分对晶体管402和404的栅极。输入微分对晶体管402和404的漏极分别驱动共发共基级晶体管410和412的源极。该共发共基级显著地提高了读出放大器的开环增益。相似地，n沟道电流源偏置晶体管438和440与n沟道晶体管434和436共发共基连接，其还提高了读出放大器的开环增益。读出放大器输出看作节点OUTP和OUTM之间的差。差信号(OUTP-OUTM)是对应于读循环末端处有效位线(图5的节点“IN”)和电荷基准位线(图5的节点“INR”)之间的累积电荷差。在图4的设计中p沟道晶体管406、408、422、424、426、428都用作简单的两端MOS电容器。电容晶体管426、428提供共模反馈给在节点VCM处的电流源晶体管438、440的栅极。在电荷累积期间，VCM电压与共模输出电压(OUTP+OUTM)/2成比例。在电荷累积期间，在节点VCM处经由电容晶体管426、428到电流源器件438的栅极的负反馈控制和保持了共模输出电压。连同以上论述的，应当注意到输入晶体管相等地可以是n沟道晶体管，且电流源晶体管是p沟道晶体管。换句话说，只要保持了电路功能性，电路实施方式就不依赖于指定上下文的晶体管的导电模式。
将看到，伪微分读出放大器电路包括开关电容器共模反馈环以控制输出共模电压。换句话说，共模反馈环由电容元件或晶体管426、428、n沟道电流源晶体管438、440、434、436和n沟道开关晶体管430、432组成。在每个读循环开始，开关晶体管430、432闭合(在节点CMCP和CMCM上的电压为高电平)，其使电容反馈晶体管426、428上的电压无效。接下来，将CMPC和CMCM电压拉到低电平，其使开关晶体管430、432断开，由此建立了从节点OUTM、OUTP到节点VCM和晶体管438、440栅极的电容反馈路径。由于电容晶体管426、428相匹配，所以在读循环期间，只有在共模输出(OUTP+OUTM)/2中的改变会转移到节点VCM，且负反馈由此保持共模输出电压恒定。
而且伪微分读出放大器电路包括用于积分开关电容器共模自偏置产生的装置。当开关晶体管430、432在每个读循环开始闭合(节点CMCP和CMCM被拉到高电平)时，产生了共模自偏置。这建立了等于节点VCM处电流源晶体管438、440的电压Vgs的共模偏压。
在读循环期间，读出放大器500和基准放大器502、504都用作积分器。图4中的设计用于图5中所有的三个放大器500、502、504。特别地，电容晶体管406是在读出放大器500、502、504中使用的积分器反馈电容器。在积分期间，来自图5中所示的节点INR的电荷由基准读出放大器502和504(并行连接的)积分，并且被转移到图4的其各个晶体管406(也并行连接的)。在每个放大器502、504中的电容晶体管406上得到的电压被反相和缓冲了，并且出现在节点CHREF处(图5)。同样地在积分期间，来自节点IN的电荷被读出放大器500积分并且被转移到其电容晶体管406。最终结果是节点IN和INR之间的电荷差被积分且微分地出现，如差输出SAoutp-SAoutm。该差与电荷差Qinr-Qin是成比例的。
为了提高对称和平衡，虚拟积分器反馈晶体管408设置在每个放大器500、502、504的基准侧上。这种p型虚拟晶体管或虚拟栅极电容器具有耦合至地462a的栅极和耦合至OUTM输出的源极、漏极和衬底。n型的自调零加法晶体管418具有耦合至自调零控制加法(AZCP)信号的栅极、耦合至INM输入的源极和耦合至OUTP输出的漏极。同样地，在基准侧上存在n型的自调零减法晶体管416，其具有耦合至自调零控制减法(AZCM)信号的栅极、耦合至地462a的源极和耦合至OUTM输出的漏极。自调零晶体管416、418进行必要的开关，用于实施自调零模式。n型锁存晶体管420具有耦合至锁存(LTCH)信号的栅极、耦合至INM输入的源极和耦合至p型晶体管422栅极的漏极，该p型晶体管422用作连接到节点OUTM的MOS电容器。在积分周期的结束，逻辑1LTCH信号将开启晶体管420并且连接在节点INM和OUTM之间的电容晶体管422，由此引入将“锁存”该输出到恰当状态的正反馈。为了更好的对称，包括了相似的晶体管414和424，但没有提供另外的正反馈。如从图5看到的，只在读出放大器500中使用了LTCH信号。对于基准读出放大器502、504，从未使LTCH信号有效(因此系到地上)。
从以上部分将看到，伪微分读出放大器电路包括积分正反馈锁存器，该正反馈提供有电容晶体管422和开关晶体管420。可以通过在读循环结束时将LTCH节点拉到高电平来获得再生正反馈(regenerativepositive feedback)。这将开启开关晶体管420，由此将正反馈从放大器节点OUTM经由电容晶体管422的栅极电容提供回输入节点INM。
应当注意，图4中所描绘的所有二极管都是反偏的，且用于模拟目的包括更精确地建模与各种p沟道晶体管相关的NWELL电容。对于这种论述的目的，一般可以忽略这些二极管。
n沟道晶体管430、432两个都由图5的CMC信号控制(在图5中CMCP和CMCM短路)。在电荷累积之前，电容晶体管426、428上的电压通过将逻辑1电平施加到开启n沟道开关430、432的CMC上而成为零。于是开关晶体管430、432在数字控制信号CMC的下降沿断开。这使得电容晶体管426、428上的电压无效，由此在节点OUTP、OUTM和VCM处建立了共模电平。
如上所述，在放大器电路中存在共模晶体管432。该n型晶体管在其栅极接收共模控制加法信号(CMCP)，而该漏极耦合至VCM控制信号，且源极耦合至OUTP输出并经由二极管470e耦合至地460e。共模控制减法CMCM信号供给位于基准侧上的另一共模晶体管430的栅极。该后一n型晶体管具有耦合至VCM控制信号的漏极和耦合至OUTM输出的源极以及经由二极管470f耦合至地460f。
如已经提到的，为了增加开环增益，贯穿伪微分读出放大器设计到OUTP和OUTM输出实施共发共基连接。到开环增益晶体管434、436、438、440的共用栅极节点的共模反馈控制该电流，由此保持输出共模电压控制。横跨OUTP和OUTM输出的微分信号对VCM控制信号没有影响。
在共模自偏压产生或刷新模式期间，共模晶体管430、432、自调零晶体管416、418和锁存器晶体管414、420都“闭合”了，这意味着控制信号AZCP、CMCP、CMCM和LTCH都处于“高”逻辑状态。这将在INP和INM输入处以及在读出放大器电路的OUTP和OUTM输出处刷新共模电压。在下一个步骤中，自调零晶体管416、418保持“闭合”，而读出放大器电路处于自调零模式。控制信号AZCP和LTCH处于“高”逻辑状态，而在这一点上控制信号CMCP和CMCM开关到“低”逻辑状态。这种操作使放大器电路的偏移无效。一旦固定了，放大器电路就处于放大模式，其中控制信号AZCP、CMCP、CMCM和LTCH都处于“低”逻辑状态，共模晶体管430、432、自调零晶体管416、418和锁存器晶体管414、420都是“开的”。当处于放大模式时，放大器电路将积分有效位线(图5中的节点IN)和电荷基准(图5中的节点CHREF)之间的差。放大模式以控制信号LTCH开关回到“高”逻辑状态结束，由此建立了再生的反馈，并且强制在OUTP和OUTM处的输出基于该信号的符号而锁存。
连同输出共模电压控制和共模自偏压产生，获得了自调零偏移抵消。具体地这将如下发生。在每个读循环开始，节点AZCP拉到高电平。这闭合了在每个读出和基准放大器中的开关晶体管418，使得在节点IN、INR和CHREF上建立了偏压，且该电压等于电流源晶体管438、440的Vgs。在节点AZCP保持高电平而节点CMCP和CMCM拉到低电平之后，在所有的有效位线和它们相关的基准之间出现了小的输入偏移电压差IN-INR＝[(IN-CHREF)-(INR-CHREF)]。接下来，在节点AZCP拉到低电平之后，取样该偏移电压差并保持位线电容，由此将有效位线和基准位线之间的电压差初始化到伪微分读出放大器电路的输入偏移电压。这将读出放大器偏移有效地降低到可接受的小电平。
图5示出了用于本发明中且能够精确地放大很小输入信号的伪微分读出放大器系统的优选实施例。其符合具有自调零偏移抵消和优良的电荷平衡的精细的高增益开关电容器。
第一基准位线508和第二基准位线510在节点INR处短接在一起。基准位线508、510包括基准存储器单元514a、514b、516a、516b和地514c、516c。基准存储器单元514b、516b和地514c、516c的组合对应于无效的字线200。电源电压VS提供给有效字线202的基准存储器单元514a、516a。INR节点由两个基准放大器502、504放大，基准放大器502、504并行地连接且用作将缓冲的INR信号提供给节点CHREF的缓冲放大器。两个基准放大器502、504和第一读出放大器500都具有对应于图4中描述的结构。还称为电荷基准节点的节点CHREF是与逻辑“1”和逻辑“0”相关的电荷的平均数。在图5中，第一基准位线508对应于逻辑“0”的电荷，第二基准位线510对应于逻辑“1”的电荷。应当注意到，两个基准放大器502、504的控制信号AZCM和LTCH都耦合至地528a、528b。
与第二基准放大器504平行的第一基准放大器502将INR节点的缓冲复制提供给CHREF节点，其随后用作到与同一CHREF信号共享的一组读出放大器的共用基准输入。图5只示出了来自提到的读出放大器组的第一读出放大器500。由其它的读出放大器加载(loading)示意性地包括有CSAIN电容器530、示意性地包括电容器532和地534。于是第一读出放大器500将放大其标为节点IN的相关的位线506和CHREF节点之间的差。在节点SAoutp和SAoutm之间微分地得到第一读出放大器500的输出，并依据差结果的符号被转换成数字逻辑电平。整个组的读出放大器将以与第一读出放大器500相同的方式工作。相关的位线506包括存储器单元512a、512b、信号518a和地526a。两个后者共同形成行译码器32。信号518a与用于给基准位线元件充电的电源信号VS相同。
而且，存在与第一读出放大器500的AZCM控制信号短接的另一地528e。通过数字控制信号518b、518c、518d和耦接的地526b、526c、526d控制第一读出放大器500的控制信号AZCP、CMCP、CMCM和LTCH。最后，第一读出放大器500和两个基准放大器502、504提供有从相关结构520、522、524到它们各自的内部电流源晶体管400的栅源偏压。
如图5所示的读出放大器系统可以看作在伪微分读出放大器中常用的读出放大器系统的更精细形式，该伪微分读出放大器可以用在用于读出电荷或用于使用存在合适的电荷基准的器件的任一应用中。这当然是其中存储器单元是各个电荷存储装置的铁电存储器的情况。读出放大器系统的最低方式示于图6中，其可以看作图5中读出放大器系统的更普通形式，但只具有对应于图5中的电容器512a的单个电荷存储装置或电容器601。第一和第二电荷基准装置600a、600b连接到共同的输入节点AWL，其还是电容器601的输入节点。电荷基准装置600a、600b对应于图5中的电容器514a、516a。电荷基准装置600a、600b具有相应的输出节点RBL1、RBL2，该输出节点RBL1、RBL2在节点INR之间短路且连接到每个伪微分基准读出放大器RSA1、RSA2上的输入INM，由此它们并行地连接且当然对应于图5中的伪微分读出放大器502、504。伪微分基准读出放大器RSA1、RSA2有共用输出节点CHREF，共用输出节点CHREF连接有伪微分读出放大器SA上的基准输入INP。其电容将被读出的电荷存储装置601具有连接到读出放大器SA上的输入的输出节点ABL。图6中结构的连接除了只具有单个电荷存储装置600和单个伪微分读出放大器SA之外，都与图5中的各方面相似。
根据本发明和如图6所示的读出放大器系统能够容易适合于检测多个电荷存储装置的电荷值或极化值。这示于图7中，其可以看作根据如图5所示的本发明读出放大器系统的细节。还可以看作如图6中提供的读出放大器系统的扩展，但现在设置其以检测存储在多个电荷存储装置上的电荷。在图7中，以在共用输入节点WL和共用输出节点之间的电容器700、701的形式提供这些电荷存储装置。电荷基准装置700，即对应于图6中的电荷基准装置600a、600b的电容器，成对地连接共用输入节点WL1......WLm且具有共用输出节点RBL1、RBL2，而电荷存储装置或电容器701具有如所示的共用输出节点BL1......BLn。电荷基准装置700的共用输出节点RBL1、RBL2与各个基准读出放大器RSA1、RSA2的输入连接，各个基准读出放大器RSA1、RSA2具有与共用基准节点CHREF连接的输出。除了如所示提供的电荷基准装置700对之外，这些连接在所有方面与图5中的相似且符合该图，多个读出放大器SA1......SAn经由它们的输入IN提供与电荷存储装置701的各个共用输出节点BL1......BLn连接。共用基准节点CHREF与各个读出放大器SA1......SAn的输入节点INP连接。通过比较图5和7，将看到后者实际上具有相同的总体布局，但具有个别的电荷基准装置和电荷存储装置以及具体描述的n个读出放大器SA。
图7示出了本发明的读出放大器系统如何具体化为无源矩阵可寻址结构，其中共用输入节点WL1......WLm可以看作字线，且共用输出节点RBL1、RBL2，BL1......BLn可以看作当然包括m·n电荷存储装置701的m·n矩阵中的位线，电荷存储装置701可以是无源铁电存储器矩阵的存储器单元，而由具有相应共用输出节点RBL1、RBL2的m对电荷基准装置700提供合适的电荷基准，RBL1、RBL2是存储器矩阵的基准位线。
在以上论述的本发明的优选实施例中，在根据本发明的存储器件中使用的读出放大器系统包括如图5所示的读出放大器块。该块术语称为读出放大器系统的子块，且将看到如果只存在一个子块，则读出放大器子块将与读出放大器系统本身相同。通常读出放大器系统包括和存储器件中存在的位线一样多的读出放大器。另外在存储器件中提供了(至少)两个基准位线且分别与读出放大器系统的(至少)两个基准放大器连接。实际上读出放大器系统可包括多个子块并且虽然未具体示于图5中，这些子块的每一个可包含n个读出放大器500，用于读出用于存储数据的存储器单元的极化，实际上如除了描绘的读出放大器500将有由电容530代表的n-1个读出放大器且当然经由共用节点CHREF以与500相同的方式连接到基准读出放大器502、504。这种结构将提供用于整个行读取，即在存储器件上的单个字线的所有存储器单元的并行读出过程。然而，为了提供基准程序提高的稳定性，优选和希望是如图8所示的实施例。这通过将读出放大器系统分成相同的子块SB来完成，每个子块都包括可连接到相同k个位线的k个读出放大器SA和在每个子块SB中可分别连接到与指定为子块SB的存储器位线BL接合的两个基准位线RSBL1、RSBL2的两个基准读出放大器RSA1、RSA2。基准位线RBL形成各对基准存储器单元800的共用输出节点。因此借助在单个字线WL上提供用于所有存储器单元801的并行读出过程的合适数目为q的子块SB，现在除了是一对P/RBL的基准位线RBL之外，数目q的这种对对应于数目q的子块。效果当然是在整个存储器矩阵在特定的位置分布基准位线RBL和基准存储器单元800，并且增加了基准的可靠性，如来自寄生电流(sneak current)、干扰电压、寄生电容等对从存储器单元801读出的实际极化值的贡献可在存储器阵列上改变。
每个子块都包括所述的k个伪微分读出放大器SA，且矩阵的所有位线BL都与相应的读出放大器连接，使得图8中的实施例包括k·q＝n个读出放大器。
在许多情况下，尤其是当存储器阵列的大小是大的时，即，提供用于数据存储的存储器单元的数目是大的，而且借助通过减小间距，即，从字线或位线到下一个字线或位线的距离，包括第一个，或者通过减小存储器单元的尺寸，而获得的相应增加的数据存储密度，希望采用其为器件中数量为n的位线的一部分的多个读出放大器。这相当于所谓的分段字线结构，即，每个字线WL被分成包括特定数量的存储器单元的段且当然与位线的数量相同。该实施例示意性地示于图9中，为了清楚起见未示出位于字线和位线交点的存储器单元。现在读出放大器系统(或单个读出放大器块)将提供有在每个字线段中对应于k个位线BL的k个读出放大器SA。多路器MUX或传送栅装置用于将每个段的位线BL连接到读出放大器系统中相应的读出放大器SA。因此可以并行地且例如通过多路复用读取字线段上的所有存储器单元，现在相同的读出放大器可以用于依次并行地读出每个接下来的字线段。当然，这暗指在读出放大器系统或块中的该对基准读出放大器RSA1、RSA2同样可经由多路器MUX或传送栅装置连接到用于每个字线段的基准位线RBL的该对P/RBL。具体地该结构是这样的，即，读出放大器系统的第一读出放大器SA1读出在第一字线段中的第一位线BL1、在第二字线段中的第一位线BLk+1等等，读出放大器系统的第二读出放大器SA2读出第一线段中的第二位线BL2、在第二段中的第二位线BLk+2等等。
将理解的是，在根据本发明存储器件中的读出放大器系统的典型应用可以包含大量读出放大器块的使用以及在每个块中大量读出放大器的使用，但在每个块中只有一对基准放大器。还应当理解，在任何情况下节点CHREF对于块中的所有读出放大器都是共用的。还要理解的是，当使用如上提到的分段字线设计和多路复用的读出放大器系统时，读出放大器系统还可以分成许多子块，意味着在每个字线段内可以存在相应数量对的基准位线。该对基准位线中的每一个都用于寻址在基准位线和字线之间交点处限定的一列存储器单元。该对的第一基准位线的存储器单元可写入逻辑1状态，而第二基准位线的存储器单元写入逻辑0状态。在破坏性读出时，在存储器单元中或者发生极化反向或没有发生极化反向。在第一种情况下，获得了大输出例如电流信号，而在第二种情况下只获得了小输出信号。生成了这些输出信号的平均数，且与来自数据存储存储器单元的实际读出值相比，由输出给出的其逻辑状态比平均的基准值大或小。
对于整个行读出或整个字线段读出一般需要两个基准单元。然而，在根据本发明存储器件的读出放大器系统的实施例中，在任意且非并行地读取存储器单元的情况下，可只设想单个基准读出放大器和单个基准位线。在这种情况下，然而，将有效字线上的基准存储器单元依次设置成极化状态中的任一个并且获得用于每个的基准值，必须采用预读取循环，由此可以产生和输出其平均数作为读出放大器的基准。
从上文所述本领域技术人员意识到的可知，仅借助例子已给出了根据本发明存储器件中的读出放大器系统的优选实施例的在前详细论述，且应当显而易见的是，在不脱离所附权利要求限定的本发明的精神或范围的前提下，可以各种方式改进读出放大器系统。

Claims (21)

1.一种读出放大器系统，用于读出无源可寻址电荷存储装置(601)的电荷，该系统特征在于包括并行连接且与电荷存储的装置(601)相似的一对第一和第二电荷基准装置(600a、600b)，所述第一电荷基准装置(600a)具有与第二电荷基准装置(600b)相反的极化，所述第一和第二电荷基准装置(600a、600b)和电荷存储装置(601)具有共用输入节点(AWL)；第一和第二伪微分基准读出放大器(RSA1；RSA2)分别与电荷基准装置之一的输出节点(RBL1；RBL2)连接，所述第一和第二伪微分放大器(RSA1；RSA2)适合于产生到共用基准节点(CHREF)的输出基准信号；以及伪微分读出放大器(SA)，具有与共用基准节点(CHREF)连接用于接收共用基准输入信号的第一输入，和用于接收来自电荷存储装置(601)的输出信号的第二输入；由此伪微分读出放大器(SA)能够进行阈值比较并且生成表示电荷存储装置极化状态的输出读出信号。
2.根据权利要求1的读出放大器系统，特征在于伪微分基准读出放大器(RSA1；RSA2)和伪微分读出放大器(SA)是相同的伪微分读出放大器电路。
3.根据权利要求2的读出放大器系统，特征在于每个伪微分读出放大器(RSA1；RSA2)电路都包括与一对共发共基晶体管(410、412)连接的输入微分对晶体管(402、404)和与一对晶体管(434、436)共发共基连接的电流源偏置对晶体管(438、440)，在每个情况下所述的共发共基连接都增加了读出放大器开环增益。
4.根据权利要求3的读出放大器系统，特征在于输入晶体管(402、404)是p沟道晶体管，电流源晶体管是n沟道晶体管(438、440)，反之亦然。
5.根据权利要求2的读出放大器系统，特征在于每个伪微分读出放大器电路(RSA、SA)都包括具有平衡双输出(OUTM、OUTP)的半平衡双输入(IN、IND)。
6.根据权利要求2的读出放大器系统，特征在于每个伪微分读出放大器电路(SA)都包括开关电容器共用反馈环(426、428、430、432、434、436、438、440)以控制输出共模电压。
7.根据权利要求2的读出放大器系统，特征在于每个伪微分读出放大器电路(SA)都包括用于积分开关电容器共模自偏压生成的装置(430、432)。
8.根据权利要求2的读出放大器系统，特征在于每个伪微分读出放大器电路(SA)都包括积分正反馈锁存器(420、422)。
9.根据权利要求2的读出放大器系统，特征在于每个伪微分读出放大器电路(SA)都包括用于自调零偏移抵消的装置。
10.一种读出放大器系统，用于读出多个无源可寻址电荷存储装置(701)的电荷，其特征在于包括与电荷存储装置(701)相似的至少两对第一和第二电荷基准装置(700)，所述第一电荷基准装置(700_，1)具有与第二电荷基准装置(700_，2)相反的极化；所述至少两对电荷基准装置中的每一个都具有在所述其至少两对中每一个中分别与所述第一和所述第二电荷基准装置(700)连接的共用输入节点(WL)和一对共用输出节点(RBL1、RBL2)，而且所述至少两对电荷基准装置(700)的每个共用输入节点(WL)都与至少两个电荷存储装置(701)连接；第一和第二伪微分基准读出放大器(RSA1；RSA2)分别与电荷基准装置(700)的第一共用输出节点(RBL1)和第二共用输出节点(RBL2)连接，所述第一和第二伪微分基准读出放大器(RSA1；RSA2)适合于产生到共用基准节点(CHREF)的输出基准信号；以及至少两个伪微分读出放大器(SA)，每个都具有第一输入(INP)和第二输入(IN)，第一输入(INP)与所述共用基准节点(CHREF)连接用于接收共用基准输入信号，第二输入(IN)分别与所述至少两个电荷存储装置(701)中相应一个的共用输出节点(BL)连接用于从其接收相应的输出信号，所述至少两个电荷存储装置(701)形成其正交的行和列阵列的元件且一行电荷存储装置中的每一个都连接到所述至少两个共用输入节点(WL)中的一个，且一列电荷存储装置中的每一个都连接到共用输出节点(BL)；由此每个伪微分读出放大器(SA)能够进行阈值比较和产生表示与此连接的所选电荷存储装置(700)极化状态的输出读出信号。
11.根据权利要求10的读出放大器系统，特征在于共用输入节点(WL)形成电荷存储存储器单元(700)的矩阵可寻址阵列的字线电极(WL)的一部分，电荷基准装置(703)的共用输出节点(RBL)形成一对基准位线电极(RBL1、RBL2)，电荷存储装置的共用输出节点(BL)形成所述矩阵可寻址阵列的位线电极；基准位线电极(RBL1、RBL2)中的每一个分别指定为第一和第二伪微分基准读出放大器(RSA1、RSA2)；且其它位线电极(BL)中的每一个都指定为伪微分读出放大器(SA)中的一个，由此在读出循环中各个所选电荷存储器单元(701)的极化状态可以连续地或并行地检测且与基准值比较。
12.根据权利要求11的读出放大器系统，特征在于提供读出放大器系统作为在多于一个这种读出放大器系统的块中的子块(SB)，以便将子块的读出放大器(RSA、SA)指定给在矩阵可寻址阵列中对应数量的位线电极(BL)；且在阵列的位线(BL)当中分布各个子块(SB)的该对基准位线(P/RBL)。
13.根据权利要求11的读出放大器系统，特征在于读出放大器系统包括与矩阵可寻址阵列的位线电极(BL)连接的多路器(MUX)；在阵列中数量为k的连续位线(BL)限定了其中所有的字线电极(WL)的段，段限定位线的所述数量k对应于读出放大器系统中伪微分读出放大器(SA)的数量；以及提供一对基准位线电极(P/RBL)与每个字线段中的位线电极(BL)相邻且连接在每个字线段中的成对的基准电荷存储装置(700)；由此可并行地读取字线段的单个字线电极(WL)上的电荷存储存储器单元(701)，且相似地通过应用适合的寻址协议并多路复用所选字线段的位线电极(BL)依次读取所有的字线段，以建立它们与提供的读出放大器(SA)系统的各个伪微分读出放大器的并行连接。
14.一种非易失性无源矩阵可寻址存储器件，包括：表现出滞后现象的电可极化电介质存储材料，尤其是铁电或驻极体材料，其中在接触第一组和第二组相应平行寻址电极(WL；BL)的层中提供所述存储材料，其中第一组电极(WL)构成存储器件的字线且以与第二组电极(BL)基本垂直的关系提供，第二组电极构成存储器件的位线，其中在字线和位线之间的交叉点的存储材料中限定具有电容器状的结构的存储器单元，其中对于写入/读取操作可以经由字线(WL)和位线(BL)选择性地寻址每个存储器单元，其中利用经由限定单元的相应字线和位线施加到单元的电压，在单元中通过建立希望的极化状态进行对存储器单元(801)的写入操作，其中所述施加的电压或者在存储器单元(801)中建立确定的极化状态，或者能够在其极化状态之间转换，以及其中通过施加电压到存储器单元(801)和检测位线(BL)上的输出电流的至少一个电参数来进行读取操作，其中提供根据权利要求11的读出放大器系统用于在读取操作期间读出所述存储器单元(801)的所述极化状态，以及其中所述存储器件特征在于：
所述读出放大器系统是包括至少一个系统子块(SB)的伪微分读出放大器系统，所述至少一个系统子块(SB)包括至少一个伪微分读出放大器电路(SA)，用于在所述读取操作期间读出至少一个存储器单元(801)的极化状态，以及至少一个伪微分基准读出放大器电路(RSA)用于在所述读取操作期间读出至少一个基准存储器单元(800)的极化状态，所述至少一个前一电路(SA)经由共用节点(CHREF)与所述至少后一电路(RSA)连接。
15.根据权利要求14的存储器件，特征在于所述至少一个系统子块(SB)包括多个所述伪微分读出放大器电路(SA)，用于读出在所述读取操作期间相应多个存储器单元(801)的各个极化状态。
16.根据权利要求14或权利要求15的存储器件，特征在于所述至少一个系统子块(SB)包括两个基准读出放大器电路(RSA1、RSA2)，用于在所述读取操作期间读出两个基准存储器单元(800)，所述基准铁电存储器单元(800)具有相反的极化状态。
17.根据权利要求16的存储器件，特征在于第一和第二基准读出放大器电路(RSA1、RSA2)适合于产生第一和第二基准存储器单元输出信号的平均到所述共用节点(CHREF)，以及与其连接的所述至少一个读出放大器电路(SA)适合于将所述共用节点(CHREF)的输出信号与存储器单元(801)的输出信号比较。
18.根据权利要求14的存储器件，特征在于所述至少一个读出放大器电路(SA)和所述至少一个基准读出放大器电路(RSA)用相同的放大器电路实现。
19.根据权利要求18的存储器件，特征在于所述相同的放大器电路(SA、RSA)包括基准侧和阵列侧，所述基准侧镜像出所述阵列侧的电路结构。
20.根据权利要求14的存储器件，特征在于所述伪微分读出放大器系统包括多个系统子块(SB)。
21.根据权利要求20的存储器件，特征在于每个子块(SB)包括多个所述读出放大器电路(SA)，用于读出相应数量的存储器单元的极化状态。
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