KR101369093B1 - 캐패시터로 절연된 미스매치 보상 센스 증폭기 - Google Patents

캐패시터로 절연된 미스매치 보상 센스 증폭기 Download PDF

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Abstract

본 발명의 한 실시 예에 따르면, 센스 증폭기, 예를 들면 DRAM 데이터 스토리지 셀들의 어레이를 위한 센스 증폭기는 하나의 증폭기 단 혹은 직렬로 서로 접속된 둘 이 상의 증폭기 단들(102, 104)를 포함한다. 증폭기 단들(102, 104)은 서로 결합하여 DRAM 어레이(108)을 위한 센스 증폭기를 구성한다. 각각의 증폭기 단은 절연 캐패시터(114)를 포함하는데, 이는 각 증폭기 단 내의 트랜지스터들의 스레시홀드 전압들 사이에서 존재하는 어떠한 미스매치를 비교적 적은 값으로 감소시킨다. 메모리 셀들(108)의 DRAM 어레이로부터의 비트라인(106)은 제 1 증폭기 단(102)에 접속된다. 최종 증폭기 단(104)로부터의 출력은 라이트 백 스위치(112)에 접속되고, 라이트 백 스위치의 출력은 제 1 증폭기 단 (102)의 입력에서 비트라인(106)에 접속된다.

Description

캐패시터로 절연된 미스매치 보상 센스 증폭기{CAPACITIVELY ISOLATED MISMATCH COMPENSATED SENSE AMPLIFIER}
본 발명은 일반적인 메모리 센스 증폭기에 관한 것이며, 좀 더 구체적으로, 캐패시터로 절연된 미스매치 보상 센스 증폭기( capacitively isolated mismatch compensated sense amplifier) 에 관한 것이다.
다이나믹 랜덤 엑세스 메모리(DRAM) 장치에서, 센스 증폭기는 한 개의 저장 캐패시터와 한 개의 트랜지스터로 구성된 각각의 DRAM 셀에 접속된 공동 비트라인(common bitline) 상의 전압을 감지하기 위해 통상적으로 사용된다. 트랜지스터는 DRAM 셀이 읽기 동작 동안 어드레스 되었을 때 저장된 캐패시터 전압 값을 비트라인으로 선택적으로 스위치 한다. 스토리지 캐패시터는 논리적 이진수 “0” 혹은 “1”을 나타내는 비교적 작은 전압 값을 저장한다. 반도체 디바이스 기술이 디바이스 크기를 더 작게 하여 더 많은 수의 디바이스들을 한 개의 집적회로(IC) 내에 공급하는 (따라서 더 작은 전압이 IC 내의 회로들에서 사용되는) 방향으로 계속 진보함에 따라, 통상적으로 센스 증폭기를 구성하는 여러 트랜지스터들 사이에서 스레시홀드 전압(threshold voltage)에서 고유의 미스매치(inherent mismatch)가 발생하여 어려움을 증가시키므로 이에 대하여 적절히 보상하는 것이 중요하게 되었다.
발명의 실시 예에 따르면, DRAM 데이터 저장 셀들의 어레이를 위한 센스 증폭기는 직렬로 함께 결합된 하나 혹은 그 이상의 증폭기 단들(amplifier stages)을 포함한다. 증폭기 단들은 함께 DRAM 어레이를 위한 센스 증폭기를 형성한다. 각각의 증폭기 단은 각각의 증폭기 단 내부의 트랜지스터들의 스레시홀드 전압들 사이에서 미스매치를 아주 적은 값으로 감소시키기 위해서 절연(isolation) 캐패시터를 포함한다. 메모리 셀들의 DRAM 어레이로부터의 비트라인이 제 1의 증폭기 단에 접속된다. 최종 증폭기 단으로부터의 출력이 라이트 백 스위치(write back switch)에 접속되는데, 이 스위치의 출력은 상기 제 1의 증폭기 단 입력에서 상기 비트라인에 접속된다.
예시 도면을 참조하면, 동일 구성요소들은 여러 도면들에서 동일 번호가 부여된다.
도 1은 본 발명의 실시 예에 따른 2 단의, 캐패시터로 절연된 미스매치 센스 증폭기의 실시 예에 관한 개념도이다.
도 2는 프리차지 모드(pre-charge mode)에서 동작하고 있는 도 1의 증폭기를 간략화한 개념도를 도시한다.
도 3은 프리세트 모드(preset mode)에서 동작하고 있는 도 1의 증폭기를 간략화한 개념도를 도시한다.
도 4는 신호 발생 모드(signal development mode)에서 동작하고 있는 도 1의 증폭기를 간략화한 개념도를 도시한다.
도 5는 증폭 모드(amplifying mode)에서 동작하고 있는 도 1의 증폭기를 간략화한 개념도를 도시한다.
도 6은 라이트 백 모드(write back mode)에서 동작하고 있는 도 1의 증폭기를 간략화한 개념도를 도시한다.
도 7은 DRAM 메모리 어레이에 저장된 “0”을 읽을 때 도 1의 증폭기 내의 다양한 신호들의 그래프를 도시한 것이다.
도 8은 DRAM 메모리 어레이에 저장된 “1”을 읽을 때 도 1의 증폭기 내의 다양한 신호들의 그래프를 도시한 것이다.
도 1을 살펴보면, 본 발명의 실시 예에 따른 센스 증폭기 회로 구성 (100)을 도시하고 있는데, 이 회로는 한 쌍의 동일 증폭기 단들(102-104)를 포함한다. 그러나, 다른 실시 예들에서, 하나의 증폭기 단만 사용되거나 혹은 2 개 이상의 증폭기 단들이 사용될 수 있다. 한 쌍의 증폭기 단들(102-104)는 DRAM 어레이 (108)을 위한 센스 증폭기를 포함한다. 통상적으로, 그러한 DRAM 어레이(108)은 수백 혹은 수천의 저장 셀들을 포함할 수 있으며, 각각의 셀은 논리적 이진수 “0” 혹은 “1”을 나타내는 전압 값을 저장하기 위한 하나의 캐패시터와 상기 스토리지 셀의 전압 값을 비트라인 신호선 (106)으로 스위치하는 하나의 트랜지스터를 포함한다. 비트라인 (106)은 제 1의 증폭기 단 (102)의 입력에 접속되며 읽기와 쓰기를 위해 선택되는 어레이 (108)의 DRAM 셀들 중 대응하는 하나에 저장된 논리적 이진 값의 “트루(true)” 및 “콤프리멘트(complement)” 상태들을 제공하는 한 쌍의 비트라인들 중 하나 일 수 있다. 다른 실시 예에서, DRAM 어레이 (108)은, 다른 종류의 메모리 셀들, 예를 들어 정적 RAM(SRAM)을 포함하는 메모리 셀들의 어레이를 포함할 수 있다. 제 2의 증폭기 단 (104)로부터의 라인 (110) 상의 출력은 라이트 백 스위치(112)에 접속되고, 라이트 백 스위치 (112)의 출력으로부터의 라인 상의 출력 신호는 비트라인 (106)에 다시 접속된다.
제 1의 증폭기 단 (102)에 대해서, 비트라인 (106)은 절연 캐패시터 (114) 및 캐패시터 션트 스위치(capacitor shunt switch) (116)에 동시에 접속되고, 여기서 캐패시터 (114) 및 션트 스위치(116)은 병렬로 접속된다. 본 발명의 실시 예에 따르면, 캐패시터 (114)의 값은 게이트 인버터(gated inverter) (132)의 입력 캐패시턴스 보다 대략 10 배 정도 더 크다. 캐패시터 션트 스위치 (116)은 병렬로 접속된 NFET(118) 및 PFET(120)을 포함할 수 있다. NFET (118)의 게이트는 신호 (sh)에 의해서 제어되고, 한편 PFET (120)은 신호 (sh_b)에 의해서 제어된다. 캐패시터 션트 스위치(116)의 기능은 이후 설명한다. 캐패시터 (114) 및 캐패시터 션트 스위치 (116)의 출력 측은 하나의 신호 노드, sn0 (122)에 함께 접속된다. 네 개의 트랜지스터들(124-130)은 공급 전원(Vdd)와 접지 사이에 직렬로 접속된다. 네 개의 트랜지스터들(124-130)은 제 1 증폭기 단 (102)의 게이트 인버터(132)를 형성한다. 신호 노드, sn0(122)는, 증폭기들로서 기능을 수행하는, 트랜지스터들 (126-128)의 게이트에 접속된다. 따라서, 신호 노드, sn0(122)는 제 1 증폭기 단 (102)의 게이트 인버터(132)에 대한 입력이 된다. 다른 두 트랜지스터들 (124, 130)은 게이트 인버터(132)의 일부로서 전력 게이트들로 기능한다. 트랜지스터들 (126-128) 사이의 접속점은 제 1 증폭기 단(102)의 라인 (134) 상의 출력을 형성한다. 트랜지스터 (124)의 게이트는 신호, set_b0에 의해서 제어되며, 한편 트랜지스터 (130)의 게이트는 신호, set0에 의해서 제어된다. 제 1 증폭기 단 (102)는 또한 병렬로 접속된 NFET(138) 및 PFET(140)에 의해서 형성된 프리세트 스위치(preset switch) 혹은 인버터 션트 디바이스(inverter shunt device) (136)을 포함한다. 프레세트 스위치 (136)의 입력 측은 신호 노드, sn0(122)에 접속되고, 한편 프레세트 스위치 (136)의 출력 측은 제 1 증폭기 단(102)의 출력 (134)에 접속된다. NFET (138)의 게이트는 신호, pre에 의해서 제어되고, 한편 PNFET (140)의 게이트는 신호, pre_b에 의해서 제어된다.
전술한 바와 같이, 제 2 증폭기 단(104)는 제 1 증폭기 단 (102)와 동일한 것일 수 있다. 제 1 증폭기 단 (102)로부터의 출력 신호 (134)는 제 2 증폭기 단 (104)의 입력에 접속된다. 제 2 증폭기 단 (104)는 캐패시터 (142) 및 캐패시터 션트 스위치 (144)을 포함한다. 캐패시터 션트 스위치 (144)는 NFET(146) 및 PFET(148)을 포함한다. 신호 노드, sn1(150)이 제공된다. 네 개의 트랜지스터들 (152-158)은 직렬로 접속되어 제 2 증폭기 단 (104)의 게이트 인버터(160)을 형성하며, 제 2 증폭기 단의 출력은 라인 (110) 상에 제공된다. 따라서, 신호 노드, sn1(150)은 제 2 증폭기 단 (104)의 게이트 인버터(160)에 대해 입력이 된다. 프리세트 스위치 혹은 인버터 션트 디바이스(162)는 NFET(164) 및 PFET(166)를 포함한다. 제 2 증폭기 단 (104) 내의 여러 트랜지스터들에 제공된 여러 게이트 제어 신호들이 도 1에서 표시되어 있다.
제 2 증폭기 단 (104)로부터의 라인 110 상의 출력 신호는, 병렬로 접속된 NFET(170) 및PFET(172)를 포함하는 라이트 백 스위치 (112)의 입력에 접속된다. NFET(170)의 게이트는 신호, wb에 의해서 제어되고, 한편 PFET (172)의 게이트는 신호, wb_b에 의해서 제어된다. 라이트 백 스위치 (112)의 출력은 비트라인 (106)에 다시 접속된다.
센스 증폭기 회로 구성(100)의 동작은 제 1 및 제 2 증폭기 단들(102-104)와 라이트 백 스위치 (112)의 여러 동작 모드들을 설명함으로써 가장 잘 이해될 수 있다. 도 2-6은 각각 회로 구성 (100)의 간략화된 형태로서 특정 동작 모드로 동작하고 있는 것을 도시한다. 더 나아가, 도 7 및 8의 그래프들은 회로구성 (100) 내에서 여러 신호들의 전압 값을 어떤 시간 기간에 대해 도시하고 있다. 구체적으로, 도 7은 어레이 (108)의 셀들 중 하나로부터 논리적 이진수 “0”이 읽어내는(read out) 조건을 도시한다. 도 8은 어레이 (108)의 셀들 중 하나로부터 논리적 이진수 “1”이 읽어내는 조건을 도시한다.
도 2는 도 1의 센스 증폭기 회로 구성 동작의 프리-차지 모드(pre-charge mode)를 도시한다. 프리-차지 모드 동안, 비트라인 (106)은 프리-차지 레벨, 이 경우에는 0 볼트로 드라이브된다(driven). 그러나 이 프리-차지 레벨은 셀 리텐션(cell retention)을 위해 최적화된 값이라면 어느 값이라도 가능하다. 제 1 및 제 2 증폭기 단들(102-104) 내의 두 개의 게이트 인버터들(132, 160)은, 각각, 부동화되거나(floated)혹은 게이트 오프된다(gated off). 이러한 상태는 도 7 및 8에서 비트라인(106)(BL) 상의 전압 값이 0 볼트인 이들 도면들의 각각 그래프의 시간 구간 초기에 도시되어 있다.
도 3은 프리세트 모드(preset mode)에서 동작을 도시하는데, 이 모드에서 스위치 (180)은 닫혀있고, 대략 300 mV의 기준 전압(voltage reference), Vref (182)가 비트라인 (106)에 인가되며, 대응 제 1 및 제 2 증폭기 단들(102-104) 내의 게이트 인버터들 (132, 160)은 각각 그들 각각의 전압 트립 포인트들(their respective voltage trip points)로 프리세트(preset)된다. 이 모드에서 동작은 바람직한 미스매치 오프세트 보상(desired mismatch offset)을 보여주는데, 여기서 노드들, sn0(122) 및 sn1(150) 사이의 전압 차는, sn0(122) 및 sn1(150)에 대한 신호 트레이스들(signal traces) 사이의 차(difference)에 의해서 나타낸 바와 같이, 비교적 적은 값이며, 이 전압 차는 도 7 및 8에서 화살표(186)으로 나타내었다. 이 상태는 스위치 혹은 제 1 증폭기 단(102)의 패스 트랜지스터들 (124, 130) 및 제 2 증폭기 단(104)의 유사 트랜지스터들 (152, 158)을 일시적으로 턴온 시키고, 한편 동시에 프리세트 스위치 혹은 각각의 증폭기 단들 (102-104)의 인버터 션트 스위치(136, 162)를 닫음으로써 달성되는데, 이로써 각각의 게이트 인버터 (132, 160)의 입력 및 출력은 효과적으로 함께 쇼트(short)가 된다. 따라서 각각의 증폭기 단(102-104)의 분리 캐패시터들(114, 142)는 각각의 증폭기 단(102-104)의 여러 트랜지스터들의 스레시홀드 전압들 사이의 미스매치를 잘 제거하는데 도움을 준다. 도 7-8에서 보듯이, 제 1 증폭기 단의 신호 노드, sn0 (122)의 트립 포인트는 제 2 증폭기 단의 신호 노드, sn1(150)과 대략 같으며, 두 트립 포인트들은 대략 450mV이다.
도 4는 신호 발생 모드에서의 동작을 도시하는데, 이 모드에서 제 1 및 제 2 증폭기 단들(102-104)는 게이트 인버터들(132, 160)을 턴오프함으로써 부동화(floated)된다. 그 후 어레이 셀들(108) 중에서 선택된 하나가, 도 4의 화살표(188)에 의해서 나타내었듯이, 그 저장된 값의 전하를 비트라인 (106)에 전송한다. 이 모드에서, 스위치 (180)은 개방상태(open)이고, 프리세트 스위치들 혹은 인버터 션트 스위치들(136, 162)는 턴오프된 상태이다. 그 상태에서 어레이 셀들 중 하나가 워드라인, w10(190)를 선택함으로써(by asserting) 선택되고, 제 1 증폭기 단 (102) 내의 절연 캐패시터(114)는 비트라인 (106) 상의 전하를 센스 노드 (122)에 전송한다. 도 7-8에서 비트라인 (106)으로부터 신호 노드, sn0(122)에 전송되는 전하의 양은 화살표 (192)에 의해서 표시된다.
도 5는 증폭 모드에서의 동작을 도시하는데, 이 모드에서 제 1 및 제 2 증폭기 단들(102-104)은 제 1 및 제 2 신호 노드들, sn0(122) 및 sn1(150)에서의 전압들을 각각 증폭한다. 이것은 스위치 혹은 제 1 증폭기 단 (102)의 패스 트랜지스터들 및 제 2 증폭기 단 (104)의 유사 트랜지스터들(152, 158)을 턴온 함으로써 달성된다. 이는 제 1 증폭기 단 (102)의 증폭 트랜지스터들(126-128) 및 제 2 증폭기 단 (104)의 증폭 트랜지스터들(154-156)이 각각의 증폭기 단 (102-104)의 각 신호 노드들, sn0(122) 및 sn1(150)에서의 전압들을 증폭하도록 해 준다. 도 7의 그래프에서 표시한 바와 같이 “0”을 읽기 위한 동작을 위해서는 신호 노드, sn0(122)에서의 전압은 트립 포인트 보다 더 아래로(farther below) 드라이브된다. 여기서 게이트 인버터 (132)는 이 로우 고잉 전압(low going voltage)을 인버트 하여 제 1 증폭기 단 (102)의 출력 (134)에 하이 전압 신호(high voltage signal)을 제공한다. 도 8의 그래프에서 표시한 바와 같이 “1”을 읽기 위한 동작을 위해서는 신호 노드, sn0(122)에서의 전압은 트립 포인트 보다 더 위로(farther above) 드라이브된다. 여기서 게이트 인버터 (132)는 이 하이 고잉 전압(high going voltage)을 인버트 하여 제 1 증폭기 단 (102)의 출력 (134)에 로우 전압 신호(low voltage signal)을 제공한다. 제 2 증폭기 단 (104)도 유사한 방식으로 동작하는데, 즉 “0”을 읽기 위한 동작을 위해서 신호 노드, sn1 (150)에서의 전압은 하이 고잉 전압이되고 이는 제 2 증폭기 단 (104)의 게이트 인버터(160)에 의해서 인버트 되며(도 7), “1”을 읽기 위한 동작을 위해서 신호 노드, sn1 (150)에서의 전압은 로우 고잉 전압이되고 이는 제 2 증폭기 단 (104)의 게이트 인버터(160)에 의해서 인버트 된다(도 8).
도 6은 라이트 백 모드에서의 동작을 도시한 것이며, 이 모드는 증폭 모드 동작 다음에 온다. 라이트 백 모드에서, 라이트 백 스위치(112)는 닫힌다. 그렇게 함에 의해서 비트라인(106) 상의 전압 레벨은 더 강화되는데, 전술한 “0” 읽기 혹은 “1” 읽기에서 판독된 특정 어레이 셀의 전압 값에 따라서, 하이 혹은 로우 전압 레벨로 강화된다. 또한, 캐패시터 션트 스위치들 (116, 144)는 이 동작 모드 동안 애널로그 전압 레벨부터의 혹시 있을지 모를 파우어 버언(any power burn)을 피하기 위해 모두 닫힌다.
여기서 사용된 용어는 본 발명의 특정 실시 예들을 기술할 목적으로만 사용된 것이며 본 발명의 범위를 제한하려는 것이 아니다. 여기서 사용된 단수의 형태는 달리 명확하게 표시한 경우가 아니면 복수 형태도 포함한다. 또한 “포함하는” 및/또는 “구성하는” 이라는 용어는 이 명세서에서 사용되었을 때, 기술된 특징들, 정수들, 단계들, 동작들, 요소들, 및/또는 부품들의 존재를 명시하지만, 하나 혹은 그 이상의 다른 특징들, 정수들, 단계들, 동작들, 요소들, 부품들, 및/또는 관련 그룹들의 존재 혹은 추가를 배제하는 것은 아니다.
아래 청구항들 내의 대응 구조들, 재료들, 기능들, 및 모든 수단 혹은 단계 플러스 기능 요소들의 균등물들은 청구항에 명시된 다른 청구된 요소들과 조합하는 모든 구조, 재료, 혹은 기능을 수행하기 위한 동작을 포함한다.
본 발명의 상세한 설명은 본 발명을 도시하고 설명할 목적으로 제공된 것이며, 이 설명이 전부라거나 혹은 개시된 형태의 발명으로만 한정하려는 것은 아니다. 많은 수정들과 변경들이 본 발명의 범위와 정신을 벗어남이 없이 가능하다는 것을 이 분야에서 통상의 지식을 가진 자는 이해할 수 있을 것이다. 실시 예는 본 발명의 원리들과 실제 응용을 잘 설명하여 이 분야에서 통상의 지식을 가진 자들이 고려하고 있는 특정 사용에 적합한 다양한 수정들을 갖는 다양한 실시 예들을 위해서 본 발명을 이해할 수 있도록 선택되고 설명되었다.

Claims (25)

  1. 디바이스에 있어서,
    입력 신호가 인가되는 제 1 증폭기 단 -상기 제1 증폭기 단은 제1 절연 커패시터 및 상기 제1 절연 커패시터와 병렬로 접속된 제1 커패시터 션트 스위치를 포함하고, 상기 제1 절연 커패시터의 출력과 상기 제1 커패시터 션트 스위치의 출력은 제1 신호 노드에 접속되고, 상기 제1 증폭기 단은, 전원 및 접지 단자들에 대하여, 상기 제1 신호 노드에 접속되는 제1 게이티드 인버터(gated inverter)와, 상기 제1 신호 노드와 상기 제1 게이티드 인버터의 출력 사이에 접속되는 제1 인터버 션트 스위치를 더 포함하고, 상기 입력 신호는 메모리 셀들로 이루어진 DRAM 어레이의 비트라인으로부터 인가되고, 상기 제1 증폭기 단은 상기 메모리 셀들로 이루어진 DRAM 어레이를 위한 센스 증폭기를 포함함-; 및
    상기 제1 증폭기 단의 출력(output)에 접속되는 라이트 백 스위치(write back switch) -상기 라이트 백 스위치의 출력은 상기 비트라인에 접속됨-;를 포함하고,
    상기 라이트 백 스위치가 선택적으로 닫히는 경우, 강화 전압 값(reinforcing voltage value)이 상기 제1 증폭기 단의 출력으로부터 상기 비트라인에 인가되고, 상기 커패시터 션트 스위치가 또한 선택적으로 닫히는,
    디바이스.
  2. 삭제
  3. 삭제
  4. 디바이스에 있어서,
    입력 신호가 인가되는 제 1 증폭기 단(the first amplifier stage) -상기 제1 증폭기 단은 제1 절연 커패시터 및 상기 제1 절연 커패시터와 병렬로 접속된 제1 커패시터 션트 스위치를 포함하고, 상기 제1 절연 커패시터의 출력과 상기 제1 커패시터 션트 스위치의 출력은 제1 신호 노드에 접속되고, 상기 제1 증폭기 단은, 전원 및 접지 단자들에 대하여, 상기 제1 신호 노드에 접속되는 제1 게이티드 인버터(gated inverter)와, 상기 제1 신호 노드와 상기 제1 게이티드 인버터의 출력 사이에 접속되는 제1 인터버 션트 스위치를 더 포함함-;
    제2 증폭기 단(the second amplifier stage) -상기 제2 증폭기 단의 입력은 상기 제1 증폭기 단의 출력에 접속되고, 상기 제2 증폭기 단은 제2 절연 커패시터 및 상기 제2 절연 커패시터와 병렬로 접속된 제2 커패시터 션트 스위치를 포함하고, 상기 제2 절연 커패시터의 출력과 상기 제2 커패시터 션트 스위치의 출력은 제2 신호 노드에 접속되고, 상기 제2 증폭기 단은, 전원 및 접지 단자들에 대하여, 상기 제2 신호 노드에 접속된 제2 게이티드 인버터와, 상기 제2 신호 노드와 상기 제2 게이티드 인버터의 출력 사이에 접속되는 제2 인버터 션트 스위치를 더 포함함-;을 포함하고,
    상기 제1 및 제2 증폭기 단들의 프리세트 기간(preset period) 동안, 상기 제1 증폭기 단의 제1 신호 노드와 상기 제2 증폭기 단의 제2 신호 노드 사이의 전압차에 의하여 상기 입력 신호 상에서의 전압 값에 의해 표시되는 이진 논리 레벨의 부정확한 판독이 방지되는,
    디바이스.
  5. 삭제
  6. 센스 증폭기에 있어서,
    입력 신호가 인가되는 제 1 증폭기 단(the first amplifier stage) -상기 제1 증폭기 단은 제1 절연 커패시터 및 상기 제1 절연 커패시터와 병렬로 접속된 제1 커패시터 션트 스위치를 포함하고, 상기 제1 절연 커패시터의 출력과 상기 제1 커패시터 션트 스위치의 출력은 제1 신호 노드에 접속되고, 상기 제1 증폭기 단은, 전원 및 접지 단자들에 대하여, 상기 제1 신호 노드에 접속되는 제1 게이티드 인버터(gated inverter)와, 상기 제1 신호 노드와 상기 제1 게이티드 인버터의 출력 사이에 접속되는 제1 인터버 션트 스위치를 더 포함하고, 상기 입력 신호는 메모리 셀들의 어레이의 비트라인으로부터 인가됨-;
    제2 증폭기 단(the second amplifier stage) -상기 제2 증폭기 단의 입력은 상기 제1 증폭기 단의 출력에 접속되고, 상기 제2 증폭기 단은 제2 절연 커패시터 및 상기 제2 절연 커패시터와 병렬로 접속된 제2 커패시터 션트 스위치를 포함하고, 상기 제2 절연 커패시터의 출력과 상기 제2 커패시터 션트 스위치의 출력은 제2 신호 노드에 접속되고, 상기 제2 증폭기 단은, 전원 및 접지 단자들에 대하여, 상기 제2 신호 노드에 접속된 제2 게이티드 인버터와, 상기 제2 신호 노드와 상기 제2 게이티드 인버터의 출력 사이에 접속되는 제2 인버터 션트 스위치를 더 포함함-; 및
    상기 제2 증폭기 단의 출력에 접속되는 라이트 백 스위치(write back switch) -상기 라이트 백 스위치의 출력은 상기 비트라인에 접속되고, 상기 라이트 백 스위치가 선택적으로 닫히는 경우, 강화 전압 값(reinforcing voltage value)이 상기 제2 증폭기 단의 출력으로부터 상기 비트라인에 인가되고, 또한 상기 제1 및 제2 커패시터 션트 스위치들이 선택적으로 닫힘-;를 포함하는,
    센스 증폭기.
  7. 센스 증폭기에 있어서,
    입력 신호가 인가되는 제 1 증폭기 단(the first amplifier stage) -상기 제1 증폭기 단은 제1 절연 커패시터 및 상기 제1 절연 커패시터와 병렬로 접속된 제1 커패시터 션트 스위치를 포함하고, 상기 제1 절연 커패시터의 출력과 상기 제1 커패시터 션트 스위치의 출력은 제1 신호 노드에 접속되고, 상기 제1 증폭기 단은, 전원 및 접지 단자들에 대하여, 상기 제1 신호 노드에 접속되는 제1 게이티드 인버터(gated inverter)와, 상기 제1 신호 노드와 상기 제1 게이티드 인버터의 출력 사이에 접속되는 제1 인터버 션트 스위치를 더 포함하고, 상기 입력 신호는 메모리 셀들의 어레이의 비트라인으로부터 인가됨-; 및
    제2 증폭기 단(the second amplifier stage) -상기 제2 증폭기 단의 입력은 상기 제1 증폭기 단의 출력에 접속되고, 상기 제2 증폭기 단은 제2 절연 커패시터 및 상기 제2 절연 커패시터와 병렬로 접속된 제2 커패시터 션트 스위치를 포함하고, 상기 제2 절연 커패시터의 출력과 상기 제2 커패시터 션트 스위치의 출력은 제2 신호 노드에 접속되고, 상기 제2 증폭기 단은, 전원 및 접지 단자들에 대하여, 상기 제2 신호 노드에 접속된 제2 게이티드 인버터와, 상기 제2 신호 노드와 상기 제2 게이티드 인버터의 출력 사이에 접속되는 제2 인버터 션트 스위치를 더 포함함-;을 포함하고,
    상기 제1 및 제2 증폭기 단들의 프리세트 기간(preset period) 동안, 상기 제1 증폭기 단의 제1 신호 노드와 상기 제2 증폭기 단의 제2 신호 노드 사이의 전압차에 의하여 상기 입력 신호 상에서의 전압 값에 의해 표시되는 이진 논리 레벨의 부정확한 판독이 방지되는,
    센스 증폭기.
  8. 센스 증폭기에 있어서,
    입력 신호가 인가되는 제 1 증폭기 단(the first amplifier stage) -상기 제1 증폭기 단은 제1 절연 커패시터 및 상기 제1 절연 커패시터와 병렬로 접속된 제1 커패시터 션트 스위치를 포함하고, 상기 제1 절연 커패시터의 출력과 상기 제1 커패시터 션트 스위치의 출력은 제1 신호 노드에 접속되고, 상기 제1 증폭기 단은, 전원 및 접지 단자들에 대하여, 상기 제1 신호 노드에 접속되는 제1 게이티드 인버터(gated inverter)와, 상기 제1 신호 노드와 상기 제1 게이티드 인버터의 출력 사이에 접속되는 제1 인터버 션트 스위치를 더 포함하고, 상기 입력 신호는 메모리 셀들의 어레이의 비트라인으로부터 인가됨-; 및
    제2 증폭기 단(the second amplifier stage) -상기 제2 증폭기 단의 입력은 상기 제1 증폭기 단의 출력에 접속되고, 상기 제2 증폭기 단은 제2 절연 커패시터 및 상기 제2 절연 커패시터와 병렬로 접속된 제2 커패시터 션트 스위치를 포함하고, 상기 제2 절연 커패시터의 출력과 상기 제2 커패시터 션트 스위치의 출력은 제2 신호 노드에 접속되고, 상기 제2 증폭기 단은, 전원 및 접지 단자들에 대하여, 상기 제2 신호 노드에 접속된 제2 게이티드 인버터와, 상기 제2 신호 노드와 상기 제2 게이티드 인버터의 출력 사이에 접속되는 제2 인버터 션트 스위치를 더 포함함-;을 포함하고,
    상기 제1 및 제2 증폭기 단들의 신호 발생 모드(signal development mode) 동안, 상기 제1 및 제2 증폭기 단들은 부동화되고(floated), 메모리 셀들의 상기 어레이 중 선택된 하나는 저장된 전하의 양(its stored amount of electrical charge)을 상기 비트라인으로 전달하고, 상기 제1 증폭기 단의 상기 제1 절연 커패시터는 상기 비트라인 상의 모든 전하를 상기 제1 증폭기 단의 상기 제1 신호 노드로 전달하는,
    센스 증폭기.
  9. 장치(apparatus)에 있어서,
    제1 및 제2 증폭기 단들(first and second amplifier stages) - 상기 제1 증폭기 단에는 입력 신호가 인가되고, 상기 제2 증폭기 단의 입력은 상기 제1 증폭기 단의 출력에 접속되고, 상기 제1 및 제2 증폭기 단들 각각은 절연 커패시터 및 상기 절연 커패시터와 병렬로 접속된 커패시터 션트 스위치를 포함하고, 상기 절연 커패시터의 출력과 상기 커패시터 션트 스위치의 출력은 상기 제1 및 제2 증폭기 단들 각각의 신호 노드에 접속되고, 상기 제1 및 제2 증폭기 단들 각각은, 전원 및 접지 단자들에 대하여, 상기 신호 노드에 접속되는 게이티드 인버터(gated inverter)와, 상기 신호 노드와 상기 게이티드 인버터의 출력 사이에 접속되는 인터버 션트 스위치를 더 포함하고, 상기 입력 신호는 메모리 셀들의 어레이의 비트라인으로부터 인가됨-; 및
    상기 제2 증폭기 단의 출력에 접속되는 라이트 백 스위치(write back switch) -상기 라이트 백 스위치의 출력은 상기 비트라인에 접속되고, 상기 라이트 백 스위치가 선택적으로 닫히는 경우, 강화 전압 값(reinforcing voltage value)이 상기 제2 증폭기 단의 출력으로부터 상기 비트라인에 인가되고, 또한 상기 커패시터 션트 스위치가 선택적으로 닫힘-;를 포함하는,
    장치.
  10. 삭제
  11. 장치(apparatus)에 있어서,
    제1 및 제2 증폭기 단들(first and second amplifier stages) - 상기 제1 증폭기 단에는 입력 신호가 인가되고, 상기 제2 증폭기 단의 입력은 상기 제1 증폭기 단의 출력에 접속되고, 상기 제1 및 제2 증폭기 단들 각각은 절연 커패시터 및 상기 절연 커패시터와 병렬로 접속된 커패시터 션트 스위치를 포함하고, 상기 절연 커패시터의 출력과 상기 커패시터 션트 스위치의 출력은 상기 제1 및 제2 증폭기 단들 각각의 신호 노드에 접속되고, 상기 제1 및 제2 증폭기 단들 각각은, 전원 및 접지 단자들에 대하여, 상기 신호 노드에 접속되는 게이티드 인버터(gated inverter)와, 상기 신호 노드와 상기 게이티드 인버터의 출력 사이에 접속되는 인터버 션트 스위치를 더 포함하고, 상기 입력 신호는 메모리 셀들의 어레이의 비트라인으로부터 인가됨-;을 포함하고,
    상기 제1 및 제2 증폭기 단들의 프리세트 기간(preset period) 동안, 상기 제1 증폭기 단의 제1 신호 노드와 상기 제2 증폭기 단의 제2 신호 노드 사이의 전압차에 의하여 상기 입력 신호 상에서의 전압 값에 의해 표시되는 이진 논리 레벨의 부정확한 판독이 방지되는,
    장치.
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 증폭 디바이스에 있어서,
    입력 신호가 인가되는 적어도 하나의 증폭기 단(at least one amplifier stage) -상기 적어도 하나의 증폭기 단은 절연 커패시터 및 상기 절연 커패시터와 병렬로 접속된 커패시터 션트 스위치를 포함하고, 상기 절연 커패시터의 출력과 상기 커패시터 션트 스위치의 출력은 신호 노드에 접속되고, 상기 적어도 하나의 증폭기 단은, 전원 및 접지 단자들에 대하여, 상기 신호 노드에 접속되는 제1 게이티드 인버터(gated inverter)와, 상기 제1 신호 노드와 상기 제1 게이티드 인버터의 출력 사이에 접속되는 제1 인터버 션트 스위치를 더 포함하고, 상기 입력 신호는 메모리 셀들의 어레이의 비트라인으로부터 인가되고, 상기 증폭 디바이스는 상기 메모리 셀들 중 하나로부터 전압값을 판독하고, 상기 메모리 셀들 중 하나에 전압값을 기록하기 위한 다양한 동작 모드들을 포함함-;
    제2 증폭기 단(the second amplifier stage) -상기 제2 증폭기 단의 입력은 상기 적어도 하나의 증폭기 단의 출력에 접속되고, 상기 제2 증폭기 단은 절연 커패시터 및 절연 커패시터와 병렬로 접속된 커패시터 션트 스위치를 포함하고, 상기 절연 커패시터의 출력과 상기 커패시터 션트 스위치의 출력은 상기 제2 증폭기 단의 신호 노드에 접속되고, 상기 제2 증폭기 단은, 전원 및 접지 단자들에 대하여, 상기 제2 증폭기 단의 신호 노드에 접속된 게이티드 인버터와, 상기 제2 증폭기 단의 신호 노드와 상기 게이티드 인버터의 출력 사이에 접속되는 인버터 션트 스위치를 더 포함함-; 및
    상기 제2 증폭기 단의 출력에 접속되는 라이트 백 스위치(write back switch) -상기 라이트 백 스위치의 출력은 상기 비트라인에 접속되고, 상기 라이트 백 스위치가 선택적으로 닫히는 경우, 강화 전압 값(reinforcing voltage value)이 상기 제2 증폭기 단의 출력으로부터 상기 비트라인에 인가되고, 또한 상기 제1 및 제2 커패시터 션트 스위치들이 선택적으로 닫힘-;를 포함하는,
    증폭 디바이스.
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
  21. 증폭 디바이스에 있어서,
    입력 신호가 인가되는 적어도 하나의 증폭기 단(at least one amplifier stage) -상기 적어도 하나의 증폭기 단은 절연 커패시터 및 상기 절연 커패시터와 병렬로 접속된 커패시터 션트 스위치를 포함하고, 상기 절연 커패시터의 출력과 상기 커패시터 션트 스위치의 출력은 신호 노드에 접속되고, 상기 적어도 하나의 증폭기 단은, 전원 및 접지 단자들에 대하여, 상기 신호 노드에 접속되는 제1 게이티드 인버터(gated inverter)와, 상기 제1 신호 노드와 상기 제1 게이티드 인버터의 출력 사이에 접속되는 제1 인터버 션트 스위치를 더 포함하고, 상기 입력 신호는 메모리 셀들의 어레이의 비트라인으로부터 인가되고, 상기 증폭 디바이스는 상기 메모리 셀들 중 하나로부터 전압값을 판독하고, 상기 메모리 셀들 중 하나에 전압값을 기록하기 위한 다양한 동작 모드들을 포함함-;
    제2 증폭기 단(the second amplifier stage) -상기 제2 증폭기 단의 입력은 상기 적어도 하나의 증폭기 단의 출력에 접속되고, 상기 제2 증폭기 단은 절연 커패시터 및 절연 커패시터와 병렬로 접속된 커패시터 션트 스위치를 포함하고, 상기 절연 커패시터의 출력과 상기 커패시터 션트 스위치의 출력은 상기 제2 증폭기 단의 신호 노드에 접속되고, 상기 제2 증폭기 단은, 전원 및 접지 단자들에 대하여, 상기 제2 증폭기 단의 신호 노드에 접속된 게이티드 인버터와, 상기 제2 증폭기 단의 신호 노드와 상기 게이티드 인버터의 출력 사이에 접속되는 인버터 션트 스위치를 더 포함함-; 및
    신호 발생 모드(signal development mode) 동안, 상기 적어도 하나의 증폭기 단 및 제2 증폭기 단들은 부동화되고(floated), 메모리 셀들의 상기 어레이 중 선택된 하나는 저장된 전하의 양(its stored amount of electrical charge)을 상기 비트라인으로 전달하고, 상기 적어도 하나의 증폭기 단의 상기 절연 커패시터는 상기 비트라인 상의 모든 전하를 상기 적어도 하나의 증폭기 단의 상기 신호 노드로 전달하는,
    증폭 디바이스.
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102394094B (zh) * 2011-10-09 2013-11-06 中国科学院微电子研究所 一种全电流灵敏放大器
US8605528B2 (en) 2011-11-03 2013-12-10 International Business Machines Corporation Sense amplifier having an isolated pre-charge architecture, a memory circuit incorporating such a sense amplifier and associated methods
US8934286B2 (en) * 2013-01-23 2015-01-13 International Business Machines Corporation Complementary metal-oxide-semiconductor (CMOS) dynamic random access memory (DRAM) cell with sense amplifier
US9337253B2 (en) * 2013-03-09 2016-05-10 Microchip Technology Incorporated Method and apparatus for constructing an isolation capacitor in an integrated circuit
US9093175B2 (en) 2013-03-27 2015-07-28 International Business Machines Corporation Signal margin centering for single-ended eDRAM sense amplifier
US9111623B1 (en) 2014-02-12 2015-08-18 Qualcomm Incorporated NMOS-offset canceling current-latched sense amplifier
US10559346B2 (en) * 2018-01-19 2020-02-11 International Business Machines Corporation Bias-controlled bit-line sensing scheme for eDRAM
US11869624B2 (en) 2020-07-27 2024-01-09 Changxin Memory Technologies, Inc. Sense amplifier, memory and method for controlling sense amplifier
CN111863052B (zh) * 2020-07-27 2022-11-01 安徽大学 灵敏放大器、存储器和灵敏放大器的控制方法
CN111863055B (zh) * 2020-08-13 2022-10-28 安徽大学 灵敏放大器、存储器和灵敏放大器的控制方法
US11887655B2 (en) 2020-08-13 2024-01-30 Anhui University Sense amplifier, memory, and method for controlling sense amplifier by configuring structures using switches
US11862285B2 (en) 2020-09-01 2024-01-02 Anhui University Sense amplifier, memory and control method of sense amplifier
US11929111B2 (en) 2020-09-01 2024-03-12 Anhui University Sense amplifier, memory and method for controlling sense amplifier

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5237533A (en) * 1991-12-20 1993-08-17 National Semiconductor Corporation High speed switched sense amplifier
US20060044903A1 (en) * 2004-08-31 2006-03-02 Micron Technology, Inc. Switched capacitor DRAM sense amplifier with immunity to mismatch and offsets

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5168461A (en) * 1989-08-21 1992-12-01 Industrial Technology Research Institute Switched capacitor differentiators and switched capacitor differentiator-based filters
JPH04285792A (ja) * 1991-03-14 1992-10-09 Hitachi Ltd 半導体メモリ
US5381364A (en) 1993-06-24 1995-01-10 Ramtron International Corporation Ferroelectric-based RAM sensing scheme including bit-line capacitance isolation
US5959878A (en) 1997-09-15 1999-09-28 Celis Semiconductor Corporation Ferroelectric memory cell with shunted ferroelectric capacitor and method of making same
EP0928056A3 (en) 1997-12-30 2000-08-23 Texas Instruments Incorporated Voltage loss compensation for dc-dc converters
US6181621B1 (en) 1999-12-10 2001-01-30 Cypress Semiconductor Corp. Threshold voltage mismatch compensated sense amplifier for SRAM memory arrays
WO2001057875A1 (fr) * 2000-02-04 2001-08-09 Hitachi, Ltd. Dispositif semi-conducteur
US6191989B1 (en) 2000-03-07 2001-02-20 International Business Machines Corporation Current sensing amplifier
JP3967065B2 (ja) 2000-06-12 2007-08-29 三菱電機株式会社 増幅回路
US6370072B1 (en) * 2000-11-30 2002-04-09 International Business Machines Corporation Low voltage single-input DRAM current-sensing amplifier
JP4223214B2 (ja) * 2001-11-30 2009-02-12 株式会社半導体エネルギー研究所 半導体装置、画像表示装置、及び電子機器
US20030112684A1 (en) 2001-12-17 2003-06-19 International Business Machines Corporation DRAM reference cell direct write
KR100437464B1 (ko) 2002-07-02 2004-06-23 삼성전자주식회사 오프셋 보상 감지 방식을 갖는 반도체 메모리 장치
US6738300B2 (en) 2002-08-26 2004-05-18 International Business Machines Corporation Direct read of DRAM cell using high transfer ratio
US7227798B2 (en) 2002-10-07 2007-06-05 Stmicroelectronics Pvt. Ltd. Latch-type sense amplifier
KR100542710B1 (ko) 2003-10-02 2006-01-11 주식회사 하이닉스반도체 차동 증폭기 및 이를 채용한 비트라인 센스 증폭기
US7164612B1 (en) 2003-10-10 2007-01-16 Sun Microsystems, Inc. Test circuit for measuring sense amplifier and memory mismatches
TWI233211B (en) 2004-04-23 2005-05-21 Sunplus Technology Co Ltd Image sensor and offset-able reference voltage generator thereof
US7432687B2 (en) 2004-08-02 2008-10-07 Electrovaya Inc. High efficiency switching power supply
JP4712365B2 (ja) 2004-08-13 2011-06-29 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置および半導体記憶装置
US7286385B2 (en) 2005-07-27 2007-10-23 International Business Machines Corporation Differential and hierarchical sensing for memory circuits
US7286425B2 (en) 2005-10-31 2007-10-23 International Business Machines Corporation System and method for capacitive mis-match bit-line sensing
JP2007329518A (ja) * 2006-06-06 2007-12-20 Oki Electric Ind Co Ltd チョッパ型コンパレータ
KR100794310B1 (ko) * 2006-11-21 2008-01-11 삼성전자주식회사 스위치드 커패시터 회로 및 그것의 증폭 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5237533A (en) * 1991-12-20 1993-08-17 National Semiconductor Corporation High speed switched sense amplifier
US20060044903A1 (en) * 2004-08-31 2006-03-02 Micron Technology, Inc. Switched capacitor DRAM sense amplifier with immunity to mismatch and offsets

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CN102265396B (zh) 2013-07-24
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US8014218B2 (en) 2011-09-06
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